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公开(公告)号：CN114341829B
公开(公告)日：2025-05-02
申请号：CN202080060271.X
申请日：2020-06-10
Applicant: 苹果公司
Inventor： H·D·奥谢 , M·绍尔 , J·L·里维拉埃斯皮诺萨 , B·阿德勒
IPC: G06F15/167 , G06F13/36 , G06F15/78
Abstract: 实施方案涉及协调电子设备的通信系统中的子系统的操作，其中共存集线器设备监测通过一个或多个多点总线作为共存消息传输的状态信息，处理所监测的共存消息并将控制消息作为共存消息发送到其他片上系统(SOC)。共存集线器设备还可以更新通信系统的操作。共存集线器设备可以从中央处理器接收操作策略，并且可以执行操作策略而无需中央处理器的进一步协调。共存集线器设备根据执行的操作策略将控制消息作为共存消息广播。
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公开(公告)号：CN117891762B
公开(公告)日：2025-03-21
申请号：CN202311747194.7
申请日：2023-12-18
Applicant: 中科驭数(北京)科技有限公司
Inventor： 徐博
IPC: G06F13/36
Abstract: 本发明提供一种基于PICe的主机至网卡数据发送方法及系统，由主机直接发送目标数据至网卡硬件缓存，并发送寄存指令以供网卡对目标数据进行调用转发。由网卡在完成数据转发后，反馈已完成传输的数据包ID，提示所述主机在所述网卡硬件缓存中的相应存储位置已被释放，以供继续写入。本发明直接下传描述符，减少了数据发送过程中的交互过程。
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公开(公告)号：CN119377165A
公开(公告)日：2025-01-28
申请号：CN202310928657.3
申请日：2023-07-26
Applicant: 重庆长安汽车股份有限公司
Inventor： 李岭
Abstract: 本发明提供了一种基于AXI总线互联矩阵的写方法及装置，其中，该方法包括：响应主设备向从设备发起的写操作请求，控制主设备接口写地址通道向从设备接口写地址通道发起连通请求；对主设备接口申请访问的从设备接口进行解码；若解码成功，对从设备接口的写地址通道进行仲裁；若写地址通道仲裁通过，控制主设备接口的写数据通道向从设备接口的写数据通道发起连通请求，对从设备接口的写数据通道进行仲裁，并获取从设备的写地址信息；若写数据通道仲裁通过，连接主设备接口的写数据通道与从设备接口的写数据通道，根据写地址信息控制从设备向主设备发起写数据传输。通过本发明实施例，提高了写操作传输效率，解除了总线传输性能的限制。
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公开(公告)号：CN119377164A
公开(公告)日：2025-01-28
申请号：CN202310928646.5
申请日：2023-07-26
Applicant: 重庆长安汽车股份有限公司
Inventor： 李岭
Abstract: 本发明提供了一种基于AXI总线互联矩阵的读方法及装置，其中，该方法包括：响应主设备向从设备发起的读操作请求，控制主设备接口读地址通道向从设备接口读地址通道发起连通请求；对主设备接口申请访问的从设备接口进行解码；若解码成功，对从设备接口的读地址通道进行仲裁；若读地址通道仲裁通过，控制主设备接口的读数据通道向从设备接口的读数据通道发起连通请求，对从设备接口的读数据通道进行仲裁，并获取从设备的地址信息；若读数据通道仲裁通过，连接主设备接口的读数据通道与从设备接口的读数据通道，根据地址信息控制从设备向主设备发起读数据传输。通过本发明实施例，提高了读操作传输效率，解除了总线传输性能的限制。
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公开(公告)号：CN119271284A
公开(公告)日：2025-01-07
申请号：CN202411315014.2
申请日：2024-09-20
Applicant: 深圳市研赛科技有限公司
IPC: G06F9/4401 , G06F13/36
Abstract: 本发明公开了基于飞腾CPU平台的操作系统管理单元，属于操作系统管理技术领域，包括I 2C总线接口模块；数据通信协议模块；设备数据获取模块；设备数据处理模块；状态评估分析模块；设备智能管理模块。本发明解决了现有不能通过挂载I2C总线对基于飞腾CPU平台的操作系统进行有效管理，不能实现对操作系统中各种设备的智能监控和管理，降低操作系统的运行效率和稳定性的问题。本发明基于I2C总线实现数据通信，基于I 2C总线访问操作系统中各种设备，对设备运行情况进行监测，通过挂载I 2C总线对基于飞腾CPU平台的操作系统进行有效地管理，能实现对操作系统中各种设备的智能化监控和管理，可提升操作系统的运行效率和稳定性。
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Patent Agency Ranking
公开(公告)号：CN112231255B
公开(公告)日：2024-12-03
申请号：CN202011252637.1
申请日：2016-02-22
Applicant: 英特尔公司
Abstract: 诸如逻辑PHY的片上系统可以被划分成具有固定路由的硬IP块，以及具有灵活路由的软IP块。每个硬IP块可以提供固定数量的通路。使用p个硬IP块，其中每个块提供n个数据通路，全部h＝n*p个硬IP数据通路被提供。其中，系统设计需要全部k个数据通路，可能k≠h，使得[k/n]硬IP块提供h＝n*p个可用的硬IP数据通路。在这种情况下，h‑k个通路可以被禁用。在通路反转发生的情况下，例如，在硬IP和软IP之间，领结路由可以通过在软IP内多路复用器状可编程开关的使用而被避免。
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公开(公告)号：CN118891599A
公开(公告)日：2024-11-01
申请号：CN202380026978.2
申请日：2023-03-20
Applicant: 新唐科技日本株式会社
Abstract: 连接至将两个装置可通信地连接的通信路的中继器(10)具备：修正部(11)，修正流经通信路的信号；可写入非易失性存储器(12)，存放有与中继器(10)的动作相关的参数；以及控制部(13)，使用存放在存储器(12)中的参数来控制中继器(10)的动作。
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公开(公告)号：CN117807015B
公开(公告)日：2024-10-11
申请号：CN202311080038.X
申请日：2023-08-24
Applicant: 宁德时代(上海)智能科技有限公司
IPC: G06F15/167 , G06F9/52 , G06F13/36 , B60L3/00
Abstract: 本发明公开了一种多核处理器、控制器和新能源汽车。多核处理器包括：第一内核、第二内核和共享内存；第一内核，被配置为部署数据采集类任务，并将采集的数据写入共享内存；第二内核，被配置为部署算法控制类任务，并从共享内存中读取数据进行处理。该多核处理器，通过将数据采集类任务和算法控制类任务分别部署在第一内核和第二内核中，并通过第一内核将采集的数据存入共享内存，通过第二内核从共享内存中读取数据进行处理，可实现对不同任务的有效区分，并可第一内核与第二内核之间的数据交互，从而可提高整个系统架构的可靠性，提升系统性能。
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公开(公告)号：CN117130957B
公开(公告)日：2024-08-02
申请号：CN202311114229.3
申请日：2023-08-31
Applicant: 成都奥瑞科电子科技有限公司
Abstract: 本发明公开了一种基于信号处理的多通道高速缓存系统及装置，涉及信号处理技术领域，解决了现有多路数据缓存的采集带宽和存储、处理带宽不匹配的问题，其技术方案要点是：设置FPGA硬件及其配套外围电路，FPGA内置系统对多通道数据分时复用解复用，实现一组数据总线传输多组数据线，以一块QDR芯片实现多通道数据的存取。通过FPGA内部系统对数据源的数据合并同步，数据总线拆分合并，有利于不同通道间的带宽匹配和硬件带宽利用率；系统的仲裁机制，实现了多通道数据通过一路通道传输，通过QDR数据总线的映射、切换和QDR地址总线的分区、映射、切换，提供了一种在单通道硬件接口实现多通道数据传输和缓存的一种实现方案。
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公开(公告)号：CN118055080A
公开(公告)日：2024-05-17
申请号：CN202211438646.9
申请日：2022-11-17
Applicant: 东莞飞思凌通信技术有限公司
Inventor： 张迪希
IPC: H04L49/109 , H04L41/0631 , G06F13/36
Abstract: 本发明涉及交换机技术领域，更具体的公开了一种普通交换芯片业务快速倒换的方法，包括CPU，还包括FPGA、普通交换芯片，通过设置有外置的FPGA，FPGA使得普通交换芯片能支持业务快速倒换，节约了大量的时间，便于业务的进行，通过设置有FPGA，FPGA和外部CPU都会向交换芯片发送指令，通过FPGA的仲裁模块，保证指令的互斥，避免引起交换芯片异常，减少了CPU的使用率，便于CPU对命令进行应答，由于FPGA和外部CPU都会向交换芯片发送指令，通过接口仲裁模块的设置，可以优先保证FPGA内部模块的命令下发给交换芯片，减少业务倒换时间通过设置有告警同步模块，可以实时监测普通交换芯片并查询告警信息，才会向CPU传递信息，CPU可以快递应答。
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