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公开(公告)号：CN109661658A
公开(公告)日：2019-04-19
申请号：CN201780053829.X
申请日：2017-09-01
Applicant: 英特尔公司
IPC: G06F13/42
CPC classification number: G06F13/4068 , G06F13/36 , G06F13/4022 , G06F13/4027 , G06F13/4265
Abstract: 一种接口适配器，用于识别来自第一通信协议的第一链路层到物理层(LL-PHY)接口的第一就绪信号，该第一通信协议指示第一协议的物理层准备好接受链路层数据。接口适配器生成与第二通信协议的第二LL-PHY接口兼容的第二就绪信号，以根据预定义的延迟使链路层数据从第二通信协议的链路层被发送。生成与第一LL-PHY接口兼容的第三就绪信号，以向第一通信协议的物理层指示要发送链路层数据。接口适配器使用移位寄存器使链路层数据根据预定义的延迟被传递到物理层。
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公开(公告)号：CN104583944B
公开(公告)日：2018-03-30
申请号：CN201380044767.8
申请日：2013-06-24
Applicant: 英特尔公司
CPC classification number: G06F13/42 , G06F1/3253 , G06F13/38 , G06F13/382 , G06F13/4265 , Y02D10/14 , Y02D10/151
Abstract: 描述了与在退出低功率部分宽度高速链路状态时的快速抗扭斜有关的方法和装置。在一个实施例中，可以在第一时间点，在活动通道上传输退出微片和/或在空闲通道上传输唤醒信号/序列，以使得链路的一个或多个空闲通道进入活动状态。在第二时间点(紧跟第一时间点或在第一时间点之后)，在所述链路的所述一个或多个空闲通道上传输训练序列。并且，在第三时间点(紧跟第二时间点或在第二时间点之后)之前并响应于所述训练序列，对所述一个或多个空闲通道进行抗扭斜。还公开并要求保护其它实施例。
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公开(公告)号：CN107430569A
公开(公告)日：2017-12-01
申请号：CN201680012402.0
申请日：2016-02-22
Applicant: 英特尔公司
CPC classification number: G06F13/4022 , G06F13/36 , G06F13/4068
Abstract: 诸如逻辑PHY的片上系统可以被划分成具有固定路由的硬IP块，以及具有灵活路由的软IP块。每个硬IP块可以提供固定数量的通路。使用p个硬IP块，其中每个块提供n个数据通路，全部h＝n*p个硬IP数据通路被提供。其中，系统设计需要全部k个数据通路，可能k≠h，使得[k/n]硬IP块提供h＝n*p个可用的硬IP数据通路。在这种情况下，h-k个通路可以被禁用。在通路反转发生的情况下，例如，在硬IP和软IP之间，领结路由可以通过在软IP内多路复用器状可编程开关的使用而被避免。
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公开(公告)号：CN107102960A
公开(公告)日：2017-08-29
申请号：CN201710067578.2
申请日：2013-03-27
Applicant: 英特尔公司
IPC: G06F13/40 , G06F13/42 , H04L12/933 , G06F12/0813 , G06F12/0815
CPC classification number: G06F13/22 , G06F1/3287 , G06F8/71 , G06F8/73 , G06F8/77 , G06F9/30145 , G06F9/44505 , G06F9/466 , G06F11/1004 , G06F12/0806 , G06F12/0808 , G06F12/0813 , G06F12/0815 , G06F12/0831 , G06F12/0833 , G06F13/4022 , G06F13/4068 , G06F13/4221 , G06F13/4282 , G06F13/4286 , G06F13/4291 , G06F2212/1016 , G06F2212/2542 , G06F2212/622 , H04L9/0662 , H04L12/4641 , H04L45/74 , H04L49/15 , Y02D10/13 , Y02D10/14 , Y02D10/151 , Y02D10/40 , Y02D10/44 , Y02D30/30
Abstract: 周期性控制窗口嵌入在链路层数据流中以在串行数据链路上被发送，其中控制窗口被配置为提供包括在数据链路上发起状态转变时使用的信息在内的物理层信息。链路层数据可以在数据链路的链路传输状态期间被发送，并且控制窗口可以中止对链路层传送单元的发送。在一个方面中，信息包括指示改变链路上的活动通路的数量的尝试的链路宽度转变数据。
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公开(公告)号：CN104737147A
公开(公告)日：2015-06-24
申请号：CN201380049066.3
申请日：2013-03-15
Applicant: 英特尔公司
CPC classification number: G06F13/22 , G06F1/3287 , G06F8/71 , G06F8/73 , G06F8/77 , G06F9/30145 , G06F9/44505 , G06F9/466 , G06F11/1004 , G06F12/0806 , G06F12/0808 , G06F12/0813 , G06F12/0815 , G06F12/0831 , G06F12/0833 , G06F13/4022 , G06F13/4068 , G06F13/4221 , G06F13/4273 , G06F13/4282 , G06F13/4286 , G06F13/4291 , G06F2212/1016 , G06F2212/2542 , G06F2212/622 , H04L9/0662 , H04L12/4641 , H04L45/74 , H04L49/15 , Y02D10/13 , Y02D10/14 , Y02D10/151 , Y02D10/40 , Y02D10/44 , Y02D30/30
Abstract: 产生一组训练序列，每一个训练序列包括相应的训练序列头部，且训练序列头部在该组训练序列上是DC平衡的。该组训练序列可与电气有序集组合以形成超序列，用于在如下任务中使用：例如链路适应、链路状态转变、字节锁定、抗扭斜、以及其它任务。
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Patent Agency Ranking
公开(公告)号：CN112486875B
公开(公告)日：2024-11-15
申请号：CN202011344684.9
申请日：2016-02-22
Applicant: 英特尔公司
Abstract: 诸如逻辑PHY的片上系统可以被划分成具有固定路由的硬IP块，以及具有灵活路由的软IP块。每个硬IP块可以提供固定数量的通路。使用p个硬IP块，其中每个块提供n个数据通路，全部h＝n*p个硬IP数据通路被提供。其中，系统设计需要全部k个数据通路，可能k≠h，使得[k/n]硬IP块提供h＝n*p个可用的硬IP数据通路。在这种情况下，h‑k个通路可以被禁用。在通路反转发生的情况下，例如，在硬IP和软IP之间，领结路由可以通过在软IP内多路复用器状可编程开关的使用而被避免。
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公开(公告)号：CN109643297B
公开(公告)日：2023-09-05
申请号：CN201780053201.X
申请日：2017-08-30
Applicant: 英特尔公司
Abstract: 计算组件被提供物理层逻辑，用于在包括多个通路的物理链路上接收数据，其中数据是从物理链路的一个或多个数据通路上的特定组件接收的。物理层还用于在物理链路的多个通路中的特定一个通路上接收流信号，其中流信号用于标识一个或多个数据通路上的数据的类型，该类型是由特定组件支持的多个不同类型中的一个类型，并且通过电压幅度调制在特定通路上对流信号进行编码。
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公开(公告)号：CN111831594A
公开(公告)日：2020-10-27
申请号：CN202010693662.7
申请日：2017-11-15
Applicant: 英特尔公司
Abstract: 系统、方法和装置涉及耦合到MAC的PHY。PHY可以包括耦合到接收器的输出的漂移缓冲器和耦合到接收器的输出的旁路分支。PHY包括时钟多路复用器，其包括耦合到PHY的恢复的时钟的第一时钟输入和耦合到MAC的p时钟的第二时钟输入；以及时钟输出，其被配置为基于选择输入值来输出恢复的时钟或p时钟中的一个。PHY包括旁路多路复用器，其包括耦合到漂移缓冲器的输出的第一数据输入和耦合到旁路分支的第二数据输入；以及数据输出，其被配置为基于时钟多路复用器的区段输入值来输出漂移缓冲器的输出或来自旁路分支的数据中的一个。
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公开(公告)号：CN107949995A
公开(公告)日：2018-04-20
申请号：CN201580082665.4
申请日：2015-09-26
Applicant: 英特尔公司
CPC classification number: H04L1/00 , H04L1/0041 , H04L1/0045 , H04L1/0061 , H04L1/0072 , H04L1/0075 , H04L1/1607 , H04L1/20 , H04L29/06
Abstract: 在物理链路的多个数据线路上接收不同类型的数据。在多个数据线路的至少一部分上接收特定数据，并且在物理链路的线路中的另一线路上接收对应于特定数据的流信号，其中特定数据具有与先前在多个数据线路上发送的其他数据不同的特定类型。流信号包括指示特定数据具有特定类型的码分量以及用于识别在流信号中是否存在位错误的奇偶分量。
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