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公开(公告)号：CN112148634A
公开(公告)日：2020-12-29
申请号：CN202010206093.9
申请日：2020-03-23
Applicant: 英特尔公司
IPC: G06F12/0815 , G06F12/0808 , G06F12/0811 , G06F12/0842 , G06F9/312 , G06F9/30 , G06F9/38
Abstract: 本申请公开了异步高速缓存转储清除引擎。所公开实施例涉及用于管理平台一致性高速缓存和存储器侧高速缓存的异步高速缓存转储清除引擎。在一个示例中，系统包括：多个互连的插槽，每个插槽包括高速缓存转储清除引擎(CFE)、核和包括多个高速缓存的相关联的高速缓存层级结构，CFE中的一个被指定为主插槽中的主CFE，主CFE用于：接收指定操作码和范围的请求，操作码要求高速缓存转储清除；执行请求以引起对主插槽中的落在该范围内的经修改的高速缓存行的写回和如果由请求指示的无效；以及将请求传递至系统中的任何其他从插槽，每个从插槽具有从CFE，从CFE用于引起对从插槽中的落在该范围内的经修改的高速缓存行的写回和如果由请求指示的无效。
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公开(公告)号：CN112631959B
公开(公告)日：2024-09-03
申请号：CN202011585316.3
申请日：2019-04-04
Applicant: 英特尔公司
IPC: G06F12/0877 , G06F12/0815
Abstract: 系统、方法和设备可以包括链路层逻辑，该链路层逻辑用于：由链路层设备识别以第一协议格式从存储器接收的第一数据，由链路层设备识别以第二协议格式从高速缓存接收的第二数据，由链路层设备复用第一数据的部分和第二数据的部分以产生复用数据；以及由链路层设备生成包括复用数据的流控制单元(flit)。
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公开(公告)号：CN112527730A
公开(公告)日：2021-03-19
申请号：CN202010577319.6
申请日：2020-06-22
Applicant: 英特尔公司
Inventor： I·阿加瓦尔
IPC: G06F15/173 , G06F13/28
Abstract: 在一个实施例中，一种处理器包括：一个或多个核心，所述一个或多个核心用于执行指令；至少一个高速缓存存储器；以及一致性电路，所述一致性电路耦合到至少一个高速缓存存储器。一致性电路可以具有直接存储器存取电路，以接收写入请求，并且至少部分地基于写入请求的地址，将写入请求直接发送到经由第一总线耦合到处理器的设备，以引起设备将写入请求的数据存储到设备附接的存储器。描述并且要求保护其它实施例。
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公开(公告)号：CN112398656A
公开(公告)日：2021-02-23
申请号：CN202010591819.5
申请日：2020-06-24
Applicant: 英特尔公司
Abstract: 一种装置，包括：端口，其具有用于实现基于快速计算链路(CXL)的协议的一个或多个层的电路。所述端口包括用于执行以下操作的代理：获得要经由flit基于所述基于CXL的协议通过链路传输到另一设备的信息，对所述信息的至少一部分进行加密以产生密文，基于所述密文生成循环冗余校验(CRC)码，以及使得flit被生成，所述flit包括所述密文。所述端口用于使用所述电路以通过所述链路将所述flit和所述CRC码传输到所述另一设备。
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公开(公告)号：CN107430569A
公开(公告)日：2017-12-01
申请号：CN201680012402.0
申请日：2016-02-22
Applicant: 英特尔公司
CPC classification number: G06F13/4022 , G06F13/36 , G06F13/4068
Abstract: 诸如逻辑PHY的片上系统可以被划分成具有固定路由的硬IP块，以及具有灵活路由的软IP块。每个硬IP块可以提供固定数量的通路。使用p个硬IP块，其中每个块提供n个数据通路，全部h＝n*p个硬IP数据通路被提供。其中，系统设计需要全部k个数据通路，可能k≠h，使得[k/n]硬IP块提供h＝n*p个可用的硬IP数据通路。在这种情况下，h-k个通路可以被禁用。在通路反转发生的情况下，例如，在硬IP和软IP之间，领结路由可以通过在软IP内多路复用器状可编程开关的使用而被避免。
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Patent Agency Ranking
公开(公告)号：CN119690883A
公开(公告)日：2025-03-25
申请号：CN202411497610.7
申请日：2016-02-22
Applicant: 英特尔公司
Abstract: 诸如逻辑PHY的片上系统可以被划分成具有固定路由的硬IP块，以及具有灵活路由的软IP块。每个硬IP块可以提供固定数量的通路。使用p个硬IP块，其中每个块提供n个数据通路，全部h＝n*p个硬IP数据通路被提供。其中，系统设计需要全部k个数据通路，可能k≠h，使得[k/n]硬IP块提供h＝n*p个可用的硬IP数据通路。在这种情况下，h‑k个通路可以被禁用。在通路反转发生的情况下，例如，在硬IP和软IP之间，领结路由可以通过在软IP内多路复用器状可编程开关的使用而被避免。
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公开(公告)号：CN112486875B
公开(公告)日：2024-11-15
申请号：CN202011344684.9
申请日：2016-02-22
Applicant: 英特尔公司
Abstract: 诸如逻辑PHY的片上系统可以被划分成具有固定路由的硬IP块，以及具有灵活路由的软IP块。每个硬IP块可以提供固定数量的通路。使用p个硬IP块，其中每个块提供n个数据通路，全部h＝n*p个硬IP数据通路被提供。其中，系统设计需要全部k个数据通路，可能k≠h，使得[k/n]硬IP块提供h＝n*p个可用的硬IP数据通路。在这种情况下，h‑k个通路可以被禁用。在通路反转发生的情况下，例如，在硬IP和软IP之间，领结路由可以通过在软IP内多路复用器状可编程开关的使用而被避免。
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公开(公告)号：CN112698909A
公开(公告)日：2021-04-23
申请号：CN202010582847.0
申请日：2020-06-23
Applicant: 英特尔公司
IPC: G06F9/455 , G06F13/42 , H04L12/933 , H04L12/935
Abstract: 在一个实施例中，一种装置包括：端点电路，所述端点电路代表主机处理器执行端点操作；以及输入/输出电路，所述输入/输出电路耦合到端点电路，以从端点电路接收遥测信息，将遥测信息编码成虚拟总线编码，并且将虚拟总线编码放置到控制消息的有效载荷字段中，并且向上游设备传送具有包括虚拟总线编码的有效载荷字段的控制消息。描述并且要求保护其他实施例。
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公开(公告)号：CN110442534A
公开(公告)日：2019-11-12
申请号：CN201910271381.X
申请日：2019-04-04
Applicant: 英特尔公司
IPC: G06F12/0877 , G06F12/0815
Abstract: 系统、方法和设备可以包括链路层逻辑，该链路层逻辑用于：由链路层设备识别以第一协议格式从存储器接收的第一数据，由链路层设备识别以第二协议格式从高速缓存接收的第二数据，由链路层设备复用第一数据的部分和第二数据的部分以产生复用数据；以及由链路层设备生成包括复用数据的流控制单元(flit)。
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公开(公告)号：CN109582605A
公开(公告)日：2019-04-05
申请号：CN201810995529.X
申请日：2018-08-29
Applicant: 英特尔公司
Abstract: 在一个示例中公开了一种外围组件互连快速(PCIe)控制器，用于在加速器存储器和主机存储器地址空间之间提供一致性存储器映射，具有：PCIe控制器集线器，包括用于提供一致性加速器互连(CAI)的扩展，以提供在加速器存储器和主机存储器地址空间之间的基于偏置的一致性跟踪；其中，扩展包括：映射引擎，用于提供PCIe指令与用于CAI的片上系统结构(OSF)指令之间的操作码映射；以及隧道引擎，经由CAI提供主机存储器操作到加速器存储器的可扩展存储器互连(SMI)隧道。
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