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公开(公告)号：CN118801874A
公开(公告)日：2024-10-18
申请号：CN202411012584.4
申请日：2024-07-25
申请人： 思瑞浦微电子科技(上海)有限责任公司
摘要： 本发明公开了一种双模式时钟系统及模式切换方法，系统包括：鉴相器、滤波器、压控振荡器、分频器和时钟产生单元；滤波器的输出端与压控振荡器的输入端相连，压控振荡器的输出端与分频器的输入端相连；在第一模式下，滤波器的输入端与鉴相器的输出端相连，且分频器的输出端与鉴相器的第二输入端相连；在第二模式下，滤波器的输入端与时钟产生单元的输出端相连，且分频器的输出端与时钟产生单元的输入端相连。根据本发明的双模式时钟系统及模式切换方法，通过复用压控振荡器，同时包含双模的滤波器、分频器、时钟检测电路等双模式电路结构，从而在最大程度的节省面积和减少设计难度的基础上，灵活实现锁相环和锁频环相结合的双环路系统。
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公开(公告)号：CN111585570B
公开(公告)日：2024-10-01
申请号：CN202010607190.9
申请日：2020-06-29
申请人： 合肥新港海岸科技有限公司
摘要： 本申请提供的一种基于可重配多锁相环的时钟抖动消除电路，包括：多个锁相环、数据选择器和信号合成器，当需要产生低抖动的时钟信号时，则第一锁相环和第二锁相环的输出信号的频率和相位调整为相同的，将其他锁相环的输出信号的频率调整为与第一锁相环和第二锁相环不同的，数据选择器根据所述低抖动的时钟信号的要求选择要输出的输出信号，并且使能信号合成器，通过信号合成器将数据选择器的第一输出信号和第二输出信号叠加再平均，得到消除抖动后的时钟信号；当需要产生多个时钟信号时，则将多个锁相环的输出信号的频率调整为不同的，并且不使能信号合成器，通过数据选择器得到多个不同频率的时钟信号。本申请实现简单，且可灵活配置。
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公开(公告)号：CN117930143A
公开(公告)日：2024-04-26
申请号：CN202410318984.1
申请日：2024-03-20
申请人： 中国科学院空天信息创新研究院
摘要： 本发明公开了一种基于锁相环的OFDM‑LFM信号产生电路，属于电子信息系统领域。所述电路采用多个基于Σ‑Δ快速调制的小数分频PLL产生LFM的子载波；采用高稳定度晶振，通过功率分配作为PLL的参考时钟，保证各通道的相参性；采用单片机作为控制核心，给PLL下发波形控制参数以及发射触发信号。所述电路大幅降低采用OFDM‑LFM信号体制的MIMO雷达的复杂度，节省了资源，在子载波较多的情况下，链路简洁度具有较为明显的优势。
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公开(公告)号：CN117713805A
公开(公告)日：2024-03-15
申请号：CN202311760242.6
申请日：2023-12-20
申请人： 中国电子科技集团公司第五十四研究所
IPC分类号： H03L7/07
摘要： 本发明公开了一种控制灵活可靠的快跳频率源，属于微波射频电路技术领域。它由参考源、功分器、多个锁相环、射频开关、处理器等部分组成，本发明采用多个锁相环乒乓切换的方法，实现了较高的跳频速率，并且在控制数据和硬件接口上增加了锁相环的编号信息，根据编号信息对指定的锁相环进行配置与选择，使上级系统可以准确地掌控快跳频率源中多个锁相环的使用情况，提高了快跳频率源使用的灵活性与可靠性。
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公开(公告)号：CN116865747A
公开(公告)日：2023-10-10
申请号：CN202310886377.0
申请日：2023-07-18
申请人： 北京智芯微电子科技有限公司
摘要： 本申请公开了一种锁相环的频率锁定控制方法、频率锁定电路及芯片，该频率锁定控制电路在检测到频率锁定环路处于锁定状态时，控制频率锁定环路基于第一死区宽度处于断开状态。由于第一死区宽度大于参考时钟信号与分频时钟信号的相位差，因此可以有效确保欠采样锁相环路进行频率锁定的过程中，以及欠采样锁相环处于锁定状态后，该频率锁定环路一直保持断开状态。由此可以有效避免出现频率锁定环路和欠采样锁相环路来回切换的问题，避免输出频率震荡的现象，同时，提高了芯片的时钟精度，进而提高了芯片的性能和可靠性。
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公开(公告)号：CN116846384A
公开(公告)日：2023-10-03
申请号：CN202311107407.X
申请日：2023-08-31
申请人： 高澈科技(上海)有限公司 , 深圳高铂科技有限公司
发明人： 陈俊坤
摘要： 本公开提供了一种双环路的高速延迟锁定环电路，该高速延迟锁定环电路包括延迟链模块、第一控制电路和第二控制电路；延迟链模块与第一控制电路电连接形成第一环电路；延迟链模块与第二控制电路电连接形成第二环电路；第一控制电路用于生成第一目标控制信号；第二控制电路用于生成第二目标控制信号；延迟链模块用于基于第一目标控制信号对第一输入时钟信号的上升沿进行调节，基于第二目标控制信号对第一输入时钟信号的下降沿进行调节，以得到平衡占空比后的目标输出时钟信号。本公开通过设置两个环路对第一输入时钟信号的上升沿和下降沿进行独立调节，以得到平衡占空比后的目标输出时钟信号，不需要额外增加占空比误差校准电路，减少了电路开销。
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公开(公告)号：CN116578164B
公开(公告)日：2023-09-29
申请号：CN202310857052.X
申请日：2023-07-13
申请人： 中星联华科技(北京)有限公司
摘要： 本发明属于相参信号源电路技术领域，提供一种多通道相参信号生成装置和多通道相参信号源，该多通道相参信号生成装置包括：时钟板卡；高速时钟缓冲单元，用于将时钟板卡提供的高速时钟信号缓冲为多路时钟信号；触发信号分配单元，用于对触发信号进行信号分配；至少两个时钟分配单元，用于接收多路触发信号和第一时钟信号，输出多路第二时钟信号；FPGA芯片，用于接收第三时钟信号和信号控制命令，得到多路数据流；至少两个数字模拟转换芯片，用于接收多路数据流、对应的时钟信号及其对齐信号，生成多通道相参信号。本发明所述装置能够独立控制各通道相参信号的相位，调相精度高，相噪低，杂散抑制高，且相参信号不易受温度影响，稳定性高。
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公开(公告)号：CN116405024A
公开(公告)日：2023-07-07
申请号：CN202310240192.2
申请日：2023-03-13
申请人： 四川恒湾科技有限公司
摘要： 本发明实施例公开了一种时钟兼容锁相环模块、时钟兼容方法和开放式无线单元。本发明实施例通过配置锁相环模块中第一锁相环单元和第二锁相环单元，使得第一锁相环单元和第二锁相环单元分别接收时间同步调节量和同步以太网时钟，以可以通过时间同步调节量和/或同步以太时钟进行时间同步。由此，本发明实施例的时钟兼容锁相环模块可以同时应用在仅具备时间同步调节量的时间同步能力的站点、也可以应用在同时具备时间同步调节量和同步以太网时钟的时间同步能力的站点，实现时钟同步达到时钟兼容的目的，降低了设备部署成本和复杂度。
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公开(公告)号：CN116260456A
公开(公告)日：2023-06-13
申请号：CN202310251400.9
申请日：2023-03-16
申请人： 无锡有容微电子有限公司
摘要： 本发明属于集成电路技术领域，具体涉及一种时钟清抖系统。一种时钟清抖系统，包括依次连接的输入时钟端、第一数字锁相环、积分差分调变器、第二数字锁相环、压控振荡器和输出时钟端，第一数字锁相环通过多模除法器连接输出时钟端，第二数字锁相环连接输出时钟端；还包括：一数字信号处理器，输入端连接第一数字锁相环的输出端，对第一数字锁相环输出的信号进行归一化；一第一累加器，连接在第二数字锁相环和压控振荡器之间，输入端还连接数字信号处理器的输出端，对数字信号处理器输出的信号和第二数字锁相环输出的信号进行累加后传递给压控振荡器。本发明通过两点注入方式调整第二数字锁相环的频率，消除了额外极点，系统总能稳定。
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