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公开(公告)号：CN108027732A
公开(公告)日：2018-05-11
申请号：CN201680054441.7
申请日：2016-09-13
Applicant: 微软技术许可有限责任公司
IPC: G06F9/38 , G06F12/0862 , G06F9/30
CPC classification number: G06F9/3016 , G06F9/268 , G06F9/30007 , G06F9/30021 , G06F9/30036 , G06F9/3004 , G06F9/30043 , G06F9/30047 , G06F9/3005 , G06F9/30058 , G06F9/30072 , G06F9/30076 , G06F9/30087 , G06F9/3009 , G06F9/30098 , G06F9/30101 , G06F9/30105 , G06F9/3013 , G06F9/30138 , G06F9/30145 , G06F9/30167 , G06F9/30189 , G06F9/32 , G06F9/321 , G06F9/345 , G06F9/35 , G06F9/355 , G06F9/3557 , G06F9/3802 , G06F9/3804 , G06F9/3822 , G06F9/3824 , G06F9/3828 , G06F9/383 , G06F9/3836 , G06F9/3838 , G06F9/3842 , G06F9/3848 , G06F9/3851 , G06F9/3853 , G06F9/3855 , G06F9/3859 , G06F9/3867 , G06F9/3891 , G06F9/466 , G06F9/528 , G06F11/36 , G06F11/3648 , G06F11/3656 , G06F12/0806 , G06F12/0811 , G06F12/0862 , G06F12/0875 , G06F12/1009 , G06F13/4221 , G06F15/7867 , G06F15/80 , G06F15/8007 , G06F2212/452 , G06F2212/602 , G06F2212/604 , G06F2212/62 , Y02D10/13 , Y02D10/14 , Y02D10/151
Abstract: 公开了与预取与基于块的处理器架构中的程序的断言的加载相关联的数据有关的技术。在所公开的技术的一个示例中，处理器包括基于块的处理器核，其用于执行包括多个指令的指令块。基于块的处理器核包括译码逻辑和预取逻辑。译码逻辑被配置为检测指令块的断言的加载指令。预取逻辑被配置为计算断言的加载指令的目标地址，并且针对所计算的目标地址处的数据向处理器的存储器层级发出预取请求。
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公开(公告)号：CN104011676B
公开(公告)日：2017-03-01
申请号：CN201280063721.6
申请日：2012-12-05
Applicant: 国际商业机器公司
IPC: G06F9/38
CPC classification number: G06F9/3824 , G06F9/3828 , G06F9/3851 , G06F9/3891 , G06F9/544 , G06F15/173
Abstract: 一种方法和电路装置利用多核心处理器芯片中的多个处理核心的寄存器堆之间的低延迟变量转移网络来支持跨过多个硬件线程的虚拟线程的细粒度并行技术。变量转移网络上变量的传送可以通过从源处理核心的寄存器堆中的本地寄存器到目的地处理核心中分配给目的地硬件线程的变量寄存器的移动来启动，以便目的地硬件线程接着可以将变量从变量寄存器移动到目的地处理核心中的本地寄存器。
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公开(公告)号：CN103365627B
公开(公告)日：2016-08-10
申请号：CN201310217180.4
申请日：2009-02-03
Applicant: 高通股份有限公司
Inventor： 苏雷什·K·文库马汉提 , 卢奇安·科德雷斯库 , 王琳
CPC classification number: G06F9/3851 , G06F9/34 , G06F9/3824 , G06F9/3828 , G06F9/3885
Abstract: 在一实施例中，揭示一种方法，所述方法包括在执行单元处的回写阶段期间将与来自第一指令的执行的待写入到寄存器堆的结果相关联的写入识别符与同具有多个执行单元的交错式多线程（IMT）处理器内的执行管线处的第二指令相关联的读取识别符比较。当所述写入识别符与所述读取识别符匹配时，所述方法进一步包括将所述结果存储在所述执行单元的本机存储器处以供所述执行单元在后续读取阶段中使用。
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公开(公告)号：CN105431819A
公开(公告)日：2016-03-23
申请号：CN201480040566.5
申请日：2014-09-08
Applicant: 华为技术有限公司
IPC: G06F9/44
CPC classification number: G06F9/30145 , G06F1/08 , G06F1/10 , G06F9/30036 , G06F9/30189 , G06F9/3826 , G06F9/3828 , G06F9/3836 , G06F9/3851 , G06F9/3853 , G06F9/3871 , G06F9/3877 , G06F9/3885 , G06F9/3889 , G06F9/3891 , G06F9/5011 , G06F15/8007 , G06F15/8053 , G06F15/8092 , G06F2009/3883
Abstract: 一种具有多个流水线处理级的无时钟异步处理电路或系统，利用自计时发生器来调整每个处理级所需的时延以完成处理周期。因为不同的处理级可能需要不同的时间量来完成处理或根据特定级所需要的处理可能需要不同的时延，自计时发生器可以被调整到每一级的必要的时延或可以是为可编程地配置的。
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公开(公告)号：CN103080921B
公开(公告)日：2015-11-25
申请号：CN201080068873.6
申请日：2010-08-30
Applicant: 富士通株式会社
CPC classification number: G06F9/30043 , G06F8/441 , G06F8/451 , G06F8/458 , G06F9/30123 , G06F9/3828 , G06F9/3834 , G06F9/3851 , G06F9/3891 , G06F9/4856 , G06F12/0831
Abstract: 本发明涉及多核处理器系统、同步控制系统、同步控制装置、信息生成方法以及信息生成程序。多核处理器中的CPU（＃0）通过检测部（502），检测在多核处理器内将由作为同步源核的CPU（＃M）执行中的线程向作为同步目标核的CPU（＃N）转移这一情况。检测后，CPU（＃0）通过确定部（503），并参照寄存器依存表（501），确定与检测出进行了转移的线程对应的特定的寄存器。在确定后，CPU（＃0）通过生成部（504）生成确定被确定出的特定的寄存器以及同步目标核的同步控制信息。与多核处理器以能够进行通信的方式连接的同步控制部（505）从CPU（＃0）取得生成的同步控制信息。接下来，同步控制部（505）从CPU（＃M）的特定的寄存器读入根据同步控制信息而得的特定的寄存器的值，并对CPU（＃N）的特定的寄存器写入读入的值。
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公开(公告)号：CN101449256A
公开(公告)日：2009-06-03
申请号：CN200780017317.4
申请日：2007-04-12
Applicant: 索夫特机械公司
Inventor： M·A·阿卜杜拉
IPC: G06F15/00
CPC classification number: G06F15/8007 , G06F7/483 , G06F7/5318 , G06F7/5338 , G06F7/5443 , G06F9/3001 , G06F9/30109 , G06F9/3012 , G06F9/30123 , G06F9/30141 , G06F9/3016 , G06F9/30181 , G06F9/30189 , G06F9/3824 , G06F9/3828 , G06F9/3838 , G06F9/3851 , G06F9/3853 , G06F9/3867 , G06F9/3885 , G06F9/3887 , G06F9/3889 , G06F9/3891 , G06F15/80
Abstract: 执行块的矩阵形成多行和多列。多行支持指令的并行执行，多列支持依赖指令的执行。执行块矩阵处理载明并行指令和依赖指令的单个指令块。
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公开(公告)号：CN101449237A
公开(公告)日：2009-06-03
申请号：CN200780018506.3
申请日：2007-06-04
Applicant: 国际商业机器公司
Inventor： D·A·鲁克
IPC: G06F9/38
CPC classification number: G06F9/3834 , G06F9/3828 , G06F9/3867 , G06F9/3885
Abstract: 诸实施例提供用于执行指令的方法和设备。在一个实施例中，该方法包括接收加载指令和存储指令以及计算加载指令的加载数据的加载有效地址和存储指令的存储数据的存储有效地址。该方法还包括比较加载有效地址和存储有效地址以及推测性地将存储指令的存储数据从正在其中执行存储指令的第一流水线转送到正在其中执行加载指令的第二流水线。加载指令接收来自第一流水线的存储数据和来自数据高速缓存器的被请求数据。如果加载有效地址匹配存储有效地址，则将推测性地转送的存储数据与加载数据合并。如果加载有效地址不匹配存储有效地址，则将来自数据高速缓存器的被请求数据与加载数据合并。
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公开(公告)号：CN1869920A
公开(公告)日：2006-11-29
申请号：CN200610092423.6
申请日：2006-05-25
Applicant: ARM有限公司
IPC: G06F9/38
CPC classification number: G06F9/3836 , G06F9/3828
Abstract: 一种数据处理系统包括多条执行流水线，每条执行流水线具有多个执行阶段(E1、E2、E3)，该数据处理系统可具有被一起并行发出的指令，尽管它们之间有数据相依性，其条件是：检测到较旧指令的结果操作数值将在一个请求该结果操作数值作为较新指令的输入操作数的执行阶段之前的执行阶段生成，且因此所述操作数值能够在执行流水线之间交叉发送来解决数据相依性。
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公开(公告)号：CN1833222A
公开(公告)日：2006-09-13
申请号：CN200480009994.8
申请日：2004-04-08
Applicant: 皇家飞利浦电子股份有限公司
Inventor： B·德奥里维拉卡斯特鲁普佩
IPC: G06F9/38
CPC classification number: G06F9/3851 , G06F9/3824 , G06F9/3826 , G06F9/3828 , G06F9/3836 , G06F9/3853 , G06F9/3885 , G06F9/3891
Abstract: 根据本发明的一种处理系统包括多个处理单元，并且所述多个处理单元包括第一组处理单元和至少第二组处理单元。第一组的每一处理单元包括寄存器文件和至少一个指令发射槽，并且指令发射槽包括至少一个功能单元。该类型的处理单元专用于执行不具有或具有非常低程度的指令级并行的线程。第二组的每一处理单元包括寄存器文件和多个指令发射槽，并且每一指令发射槽包括至少一个功能单元。该类型的处理单元专用于执行具有很大程度的指令级并行的线程。设置所有的处理单元以执行在公共线程控制下的指令。所述处理系统进一步包括被设置用于处理单元之间通信的通信装置。这样，处理系统能够在应用程序中采用线程级并行和指令级并行，或采用它们的组合。
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公开(公告)号：CN1732457A
公开(公告)日：2006-02-08
申请号：CN200380107936.4
申请日：2003-12-04
Applicant: 皇家飞利浦电子股份有限公司
Inventor： O·M·皮雷斯多斯雷斯莫雷拉 , A·奥古斯泰恩 , B·德奥里维拉卡斯特鲁普佩 , W·F·D·耶德马 , P·F·霍根迪克 , W·C·马尔伦
IPC: G06F15/80
CPC classification number: G06F9/3851 , G06F9/30072 , G06F9/3824 , G06F9/3828 , G06F9/3885 , G06F9/3891
Abstract: 根据本发明的处理系统包括多个处理元件(PE1，…，PE7)。这些处理元件包括控制器和计算装置。多个处理元件可动态地被重新配置为相互独立进行操作的任务单元(TU1，TU2，TU3)，该任务单元包括一个处理元件(PE7)或两个或多个处理元件(PE3，PE4，PE5，PE6)的集群。集群内的处理元件被安排为在公共的程序线程控制下执行指令。通过这种方式，处理系统能够根据应用使用相同的数据路径元件的子集来利用指令级并行技术或任务级并行技术或其组合。
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