用于缩放栅极长度的工艺
    1.
    发明公开

    公开(公告)号:CN112820646A

    公开(公告)日:2021-05-18

    申请号:CN202011291738.X

    申请日:2020-11-18

    IPC分类号: H01L21/335 H01L29/778

    摘要: 一种工艺,包括以下步骤:a.提供半导体结构,该半导体结构包括:i.沟道;ii.势垒iii.势垒层上的非导电结构,该非导电结构包括具有被隔开第一距离的各侧壁的空腔,b.在该非导电结构上共形地提供第一非导电层,从而覆盖空腔的侧壁和底表面,c.以如下方式来蚀刻第一非导电层:使其从底表面的至少一部分移除,但仍覆盖侧壁,d.通过使用覆盖侧壁的第一非导电层作为掩模,蚀刻穿过底表面至多直到达到沟道,由此在非导电结构的底表面中形成开口,该开口具有被隔开小于第一距离的第二距离的各侧壁,以及e.完全移除第一非导电层。

    直立2D FET器件
    2.
    发明授权

    公开(公告)号:CN108242469B

    公开(公告)日:2023-02-17

    申请号:CN201711261083.X

    申请日:2017-12-04

    摘要: 一种FET器件包括具有绝缘表面的衬底、基本上垂直于衬底(100)的绝缘表面的,由绝缘材料制成或被绝缘材料覆盖的结构、由包围垂直结构以及衬底的绝缘表面的至少一部分的2D材料构成的薄层、与2D材料的薄层电接触的两个电极,所述电极之一在直立结构的顶部上、被布置成跨2D材料的薄层施加电场由此诱导其电导率的改变的控制电极。该FET器件还包括至少一个材料堆叠,其通过电容耦合,在2D材料的薄层中提供带弯曲的不同区域。