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公开(公告)号：CN115377052B
公开(公告)日：2025-03-25
申请号：CN202211041055.8
申请日：2022-08-25
Applicant: 飞腾信息技术有限公司
IPC: H01L23/498 , H05K1/18
Abstract: 本发明提供了一种封装基板设计方法及相关设备，封装基板包括基板主体，基板主体包括多个导电层，位于基板主体相对两侧的导电层分别具有多个第一焊盘和多个第二焊盘，每个第二焊盘都连接有一个焊球，第一焊盘用于与裸片电连接，第二焊盘用于与供电器件电连接，封装基板设计方法包括：确定多个供电路径的结构，供电器件通过多个供电路径向裸片供电；调整任一供电路径中焊球、焊盘、导线和过孔中至少一个的结构参数，使得供电器件通过多个供电电路向裸片供电的过程中，任意两个供电路径各自对应的焊球中流经的电流大小相同，以避免部分焊球中流经的电流过大导致焊球烧融，进而避免焊球出现短路等接触不良的问题。
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公开(公告)号：CN114666983A
公开(公告)日：2022-06-24
申请号：CN202210576547.0
申请日：2022-05-25
Applicant: 飞腾信息技术有限公司
Abstract: 本说明书提供了一种主板、计算机系统、信号线的设计方法、装置及存储介质，其中，主板中的每组信号线包括对应连接的一组第一走线和一组第二走线，在每组第一走线中包括至少两种不同长度的第一子走线，每组第二走线中包括至少两种不同长度的第二子走线，第一子走线和第二子走线对应连接，且每组信号线各自对应的总实际长度或总等效长度相同，在保证了信号线的长度等长的基础上，无需保证各第一子走线彼此等长，也无需保证第二子走线彼此等长，有利于降低信号线设计难度。同时无需分别按照同组第一子走线和第二子走线中的最长走线分别绕线，也有利于减少信号线的总长度，较短的信号线也可以降低信号线密度，降低信号线之间的彼此干扰。
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公开(公告)号：CN115377051B
公开(公告)日：2025-03-25
申请号：CN202211027501.X
申请日：2022-08-25
Applicant: 飞腾信息技术有限公司
IPC: H01L23/498 , H05K1/18
Abstract: 本发明提供了一种封装基板、封装基板设计方法及相关设备，封装基板包括基板主体，基板主体包括层叠设置的多个导电层，位于基板主体相对两侧的导电层分别具有多个第一焊盘和多个第二焊盘，每个第二焊盘都连接有一个焊球，第一焊盘用于与裸片电连接，第二焊盘用于与供电器件电连接，由于一个供电路径至少包括焊球、与焊球电连接的第二焊盘、电连接第二焊盘与导线的过孔、导线、电连接导线与第一焊盘的过孔以及第一焊盘，且在供电器件通过多个供电路径向裸片供电的过程中，任意两个供电路径各自对应的焊球中流经的电流大小相同，因此，可以避免部分焊球中流经的电流过大导致焊球烧融，进而避免焊球出现短路等接触不良的问题。
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公开(公告)号：CN115377052A
公开(公告)日：2022-11-22
申请号：CN202211041055.8
申请日：2022-08-25
Applicant: 飞腾信息技术有限公司
IPC: H01L23/498 , H05K1/18
Abstract: 本发明提供了一种封装基板设计方法及相关设备，封装基板包括基板主体，基板主体包括多个导电层，位于基板主体相对两侧的导电层分别具有多个第一焊盘和多个第二焊盘，每个第二焊盘都连接有一个焊球，第一焊盘用于与裸片电连接，第二焊盘用于与供电器件电连接，封装基板设计方法包括：确定多个供电路径的结构，供电器件通过多个供电路径向裸片供电；调整任一供电路径中焊球、焊盘、导线和过孔中至少一个的结构参数，使得供电器件通过多个供电电路向裸片供电的过程中，任意两个供电路径各自对应的焊球中流经的电流大小相同，以避免部分焊球中流经的电流过大导致焊球烧融，进而避免焊球出现短路等接触不良的问题。
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公开(公告)号：CN112214955B
公开(公告)日：2023-03-24
申请号：CN202011090721.8
申请日：2020-10-13
Applicant: 飞腾信息技术有限公司
IPC: G06F30/39
Abstract: 本发明公开了一种提取超大规模集成电路芯片电源模型参数的方法，包括获得芯片设计中所有模块的VCD文件，抽取满足设计需求的RLC电源模型；将每个模块的RLC电源模型合并成全芯片的Spice网表；基于静态分析所有模块的插入时钟延时，将每个模块的插入时钟延时添加到全芯片的spice网表中得到芯片级的电源模型；利用芯片级的电源模型搭建系统级的PDN网络。本发明采用自底向上的方法，先抽取底层模块的电源模型参数，然后在模块电源模型的合并时加入时钟延时信息，最后得到全芯片的电源模型。该方法可以快速、准确地提取全芯片的电源模型参数，解决了传统方法抽取全芯片电源模型参数慢，无法迭代导致的模型不准确问题。
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Patent Agency Ranking
公开(公告)号：CN114666983B
公开(公告)日：2022-08-19
申请号：CN202210576547.0
申请日：2022-05-25
Applicant: 飞腾信息技术有限公司
Abstract: 本说明书提供了一种主板、计算机系统、信号线的设计方法、装置及存储介质，其中，主板中的每组信号线包括对应连接的一组第一走线和一组第二走线，在每组第一走线中包括至少两种不同长度的第一子走线，每组第二走线中包括至少两种不同长度的第二子走线，第一子走线和第二子走线对应连接，且每组信号线各自对应的总实际长度或总等效长度相同，在保证了信号线的长度等长的基础上，无需保证各第一子走线彼此等长，也无需保证第二子走线彼此等长，有利于降低信号线设计难度。同时无需分别按照同组第一子走线和第二子走线中的最长走线分别绕线，也有利于减少信号线的总长度，较短的信号线也可以降低信号线密度，降低信号线之间的彼此干扰。
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公开(公告)号：CN114814537A
公开(公告)日：2022-07-29
申请号：CN202210407307.8
申请日：2022-04-18
Applicant: 飞腾信息技术有限公司
IPC: G01R31/28
Abstract: 本申请提供了一种定位装置和定位方法，用于定位电路板和绝缘垫，定位装置包括：第一定位臂；第二定位臂，与所述第一定位臂转动连接；多个定位组件，分别滑动的设置在所述第一定位臂和所述第二定位臂上；其中，所述第一定位臂和所述第二定位臂能进行多个角度的定位，以使所述第一定位臂和所述第二定位臂之间具有不同的夹角；所述定位组件能在所述第一定位臂和所述第二定位臂的多个位置进行定位；被定位的多个所述定位组件能穿过所述电路板和所述绝缘垫上的多个定位孔并与所述定位孔匹配。上述定位装置，能够使绝缘垫更加精准的粘贴到电路板上，以提升芯片的测试性能。
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公开(公告)号：CN115377051A
公开(公告)日：2022-11-22
申请号：CN202211027501.X
申请日：2022-08-25
Applicant: 飞腾信息技术有限公司
IPC: H01L23/498 , H05K1/18
Abstract: 本发明提供了一种封装基板、封装基板设计方法及相关设备，封装基板包括基板主体，基板主体包括层叠设置的多个导电层，位于基板主体相对两侧的导电层分别具有多个第一焊盘和多个第二焊盘，每个第二焊盘都连接有一个焊球，第一焊盘用于与裸片电连接，第二焊盘用于与供电器件电连接，由于一个供电路径至少包括焊球、与焊球电连接的第二焊盘、电连接第二焊盘与导线的过孔、导线、电连接导线与第一焊盘的过孔以及第一焊盘，且在供电器件通过多个供电路径向裸片供电的过程中，任意两个供电路径各自对应的焊球中流经的电流大小相同，因此，可以避免部分焊球中流经的电流过大导致焊球烧融，进而避免焊球出现短路等接触不良的问题。
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公开(公告)号：CN112214955A
公开(公告)日：2021-01-12
申请号：CN202011090721.8
申请日：2020-10-13
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/39
Abstract: 本发明公开了一种提取超大规模集成电路芯片电源模型参数的方法，包括获得芯片设计中所有模块的VCD文件，抽取满足设计需求的RLC电源模型；将每个模块的RLC电源模型合并成全芯片的Spice网表；基于静态分析所有模块的插入时钟延时，将每个模块的插入时钟延时添加到全芯片的spice网表中得到芯片级的电源模型；利用芯片级的电源模型搭建系统级的PDN网络。本发明采用自底向上的方法，先抽取底层模块的电源模型参数，然后在模块电源模型的合并时加入时钟延时信息，最后得到全芯片的电源模型。该方法可以快速、准确地提取全芯片的电源模型参数，解决了传统方法抽取全芯片电源模型参数慢，无法迭代导致的模型不准确问题。
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公开(公告)号：CN222126516U
公开(公告)日：2024-12-06
申请号：CN202420901210.7
申请日：2024-04-26
Applicant: 飞腾信息技术有限公司
IPC: H01L23/498 , H01L23/12 , H01L23/538 , H01L23/64
Abstract: 本申请公开了一种芯片封装结构、封装模组和电子设备，包括封装基板、第一裸片和第一去耦电容，封装基板包括第一硬板部和软板部，第一硬板部包括多个第一引脚、多个第二引脚、多个第一导电结构和多个第二导电结构；软板部包括多个第三导电结构；多个第一引脚中的部分第一引脚通过多个第一导电结构与多个第二引脚分别电连接，多个第一引脚中的另一部分第一引脚与多个第二导电结构分别电连接，多个第二导电结构与多个第三导电结构分别电连接；第一去耦电容设置于第一硬板部，第一去耦电容与多个第二引脚中的电源引脚电连接。基于此，可以使得第一硬板部有足够数量的电源引脚和面积去设置去耦电容，来降低芯片封装结构的PDN阻抗，保证电源信号的完整性。
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