基于ARM处理器的安全世界与非安全世界的通信方法

    公开(公告)号:CN111209571A

    公开(公告)日:2020-05-29

    申请号:CN202010013053.2

    申请日:2020-01-07

    Abstract: 本发明提供了一种基于ARM处理器的安全世界与非安全世界的通信方法,ARM处理器包括至少两个处理器核,两个处理器核中的第一处理器核的执行环境为安全世界,两个处理器核中的第二处理器核的执行环境为非安全世界,通信方法包括:第二处理器核在检测到非安全世界存在需通过安全世界处理的事项时,向第一处理器核发送安全中断信号,并将事项写入预先设置的共享内存中;第一处理器核在接收到安全中断信号时,从共享内存中获取事项,并处理事项得到处理结果;第一处理器核向第二处理器核发送非安全中断信号,并将处理结果写入共享内存中;第二处理器核在接收到非安全中断信号时,从共享内存中获取处理结果。本发明能提高电子设备数据的安全性。

    数字高速并行总线自适应区间校正方法、装置及存储介质

    公开(公告)号:CN111506527B

    公开(公告)日:2022-03-18

    申请号:CN202010287062.0

    申请日:2020-04-13

    Abstract: 本发明公开了一种数字高速并行总线自适应区间校正方法,通过是高频率时钟采样DQS信号并定位所述DQS信号的上升沿,下降沿,在每个所述DQS信号的同步高低电平区间内利用高频时钟加动态相位调整技术分别进行多次采样,对多频点多相位点采样数据进行对比分析,确定最佳采样区间,并将最有采样相位及高频定位点反馈到控制端,自适应调节校正采样点,在控制器内部建立周期性device采样温度LUT查找表,板级PCB走线预估长度和延时参数LUT查找表;结合CPU出厂默认setup和hold参数,通过自适应算法建立高频时钟采样区间与可调延迟线的算法对应关系,在应用软件层配置device时钟,明确PCB级走线参数,控制器内部自动保证驱动采样数据的准确性。

    数字高速并行总线自适应区间校正方法、装置及存储介质

    公开(公告)号:CN111506527A

    公开(公告)日:2020-08-07

    申请号:CN202010287062.0

    申请日:2020-04-13

    Abstract: 本发明公开了一种数字高速并行总线自适应区间校正方法,通过是高频率时钟采样DQS信号并定位所述DQS信号的上升沿,下降沿,在每个所述DQS信号的同步高低电平区间内利用高频时钟加动态相位调整技术分别进行多次采样,对多频点多相位点采样数据进行对比分析,确定最佳采样区间,并将最有采样相位及高频定位点反馈到控制端,自适应调节校正采样点,在控制器内部建立周期性device采样温度LUT查找表,板级PCB走线预估长度和延时参数LUT查找表;结合CPU出厂默认setup和hold参数,通过自适应算法建立高频时钟采样区间与可调延迟线的算法对应关系,在应用软件层配置device时钟,明确PCB级走线参数,控制器内部自动保证驱动采样数据的准确性。

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