-
公开(公告)号：CN114689955A
公开(公告)日：2022-07-01
申请号：CN202011566708.5
申请日：2020-12-25
Applicant: 北京智芯微电子科技有限公司 , 西安电子科技大学 , 北京芯可鉴科技有限公司
Abstract: 本发明公开了一种用于测试MCU静电放电防护性能的电路及方法，该电路通过在MCU的外围电路中加入ESD干扰信号源，并接入待测试的MCU；然后利用直流电压信号驱动待测试MCU产生无ESD干扰信号的输出波形；获取ESD干扰信号源的参数，并得到ESD干扰信号；将直流电压信号和ESD干扰信号进行共同作用于待测试的MCU，得到有ESD干扰信号的输出波形；将无ESD干扰信号的输出波形和有ESD干扰信号的输出波形进行对比分析，以完成待测试MCU的静电放电防护性能测试评估。本发明提供的测试MCU静电放电防护性能的电路，克服了现有技术中在MCU启动后外围电路无法测试MCU在启动后的ESD干扰的问题，可用于对具有稳定静电放电防护性能的MCU的测试筛选，从而提高集成电路的稳定性。
-
公开(公告)号：CN112067926A
公开(公告)日：2020-12-11
申请号：CN202010933410.7
申请日：2020-09-08
Applicant: 西安电子科技大学
IPC: G01R31/00 , G01R31/3181
Abstract: 本发明公开一种检测MCU芯片抗EFT干扰能力的电路及方法，本发明搭建了一个专门用于检测MCU抗EFT干扰能力的电路，利用该电路中第一直流电压源V1产生的线性直流电压信号驱动待检测MCU产生无EFT干扰时的输出波形，设计EFT干扰信号源参数，由线性直流电压信号驱动EFT干扰信号源产生EFT干扰信号，将线性直流电压信号与EFT干扰信号相加后驱动待检测MCU产生有EFT干扰时的输出波形，通过对比无EFT干扰信号与有EFT干扰信号时的输出波形，评估待检测MCU的抗EFT干扰能力。本发明EFT干扰信号源参数的设计更加符合工程实际情况，对MCU抗EFT干扰能力的评估更准确。
-
公开(公告)号：CN112067926B
公开(公告)日：2021-07-06
申请号：CN202010933410.7
申请日：2020-09-08
Applicant: 西安电子科技大学
IPC: G01R31/00 , G01R31/3181
Abstract: 本发明公开一种检测MCU芯片抗EFT干扰能力的电路及方法，本发明搭建了一个专门用于检测MCU抗EFT干扰能力的电路，利用该电路中第一直流电压源V1产生的线性直流电压信号驱动待检测MCU产生无EFT干扰时的输出波形，设计EFT干扰信号源参数，由线性直流电压信号驱动EFT干扰信号源产生EFT干扰信号，将线性直流电压信号与EFT干扰信号相加后驱动待检测MCU产生有EFT干扰时的输出波形，通过对比无EFT干扰信号与有EFT干扰信号时的输出波形，评估待检测MCU的抗EFT干扰能力。本发明EFT干扰信号源参数的设计更加符合工程实际情况，对MCU抗EFT干扰能力的评估更准确。
-
公开(公告)号：CN116613208A
公开(公告)日：2023-08-18
申请号：CN202310404507.2
申请日：2023-04-14
Applicant: 西安电子科技大学
IPC: H01L29/78 , H01L29/205 , H01L29/36 , H01L29/423 , H01L29/49 , H01L29/06 , G06F30/25 , G06F119/02
Abstract: 本发明公开了一种高斯轻掺杂源无结型隧穿场效应晶体管，包括：源区、pocket区、沟道区、漏区、极化栅、控制栅、源极、漏极、第一介质层、第二介质层和第三介质层；源区与源极连接和pocket区连接，且采用高斯轻掺杂的InAs材料；pocket区与沟道区连接，且为InAs/GaAsSb异质结结构；沟道区与漏区连接；漏区与漏极连接；第一介质层位于源区的两侧上；极化栅位于第一介质层上；第二介质层位于沟道区的一部分的两侧上；第三介质层位于沟道区的另一部分的两侧上；控制栅，包括隧穿栅和辅助栅。本发明还公开了一种高斯轻掺杂源无结型隧穿场效应晶体管的单粒子辐照效应仿真优化方法，能够提供较为全面的仿真数据，器件优化效果更佳。
-
-
-
Search Results
4
records
(took 0.021 seconds)
