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公开(公告)号:CN118173616A
公开(公告)日:2024-06-11
申请号:CN202410194047.X
申请日:2024-02-21
申请人: 西安电子科技大学
IPC分类号: H01L29/872 , H01L29/205 , H01L29/06 , H01L29/417 , H01L21/28 , H01L21/329
摘要: 本发明涉及一种具有双沟道双肖特基的金属混合阳极二极管及制备方法,二极管包括层叠设置的衬底层、缓冲层、第一沟道层、第一势垒层、第二沟道层、第二势垒层和钝化层,第一阳极的下端设置在位于第一沟道层的第一端的第一阳极凹槽内,第二阳极的下端设置在位于第一势垒层的第一端的第二阳极凹槽内,第三阳极设置于第二阳极上,阴极的下端设置在位于第一沟道层的第二端的阴极凹槽内。本发明的金属混合阳极二极管拥有较低的开启电压,并且导通时可以提供较大的正向电流,较低的导通电阻,同时可以有效降低二极管的正向导通电阻,提高正向导通电流密度。
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公开(公告)号:CN112466770B
公开(公告)日:2024-05-07
申请号:CN202011314832.2
申请日:2020-11-20
申请人: 西安电子科技大学
IPC分类号: H01L21/66 , H01L29/778
摘要: 本发明提供一种基于异质结器件热电子效应测试结构及表征方法,主要解决器件源漏沟道区不同位置处热电子效应难以定量表征的问题。其实现方案是在待测异质结器件上制备辅助测试结构形成测试图形。即位于源极和漏极之间势垒层中的一系列规格一致的欧姆接触电极,然后对被测异质结器件施加热电子应力,依次测量辅助测试结构中每个欧姆电极到地的电压,最后将相邻电极的电压差值除以其导通电流,即得到异质结器件沟道区不同位置处的沟道电阻,进而得到沟道区不同位置处的热电子数量。本发明测试方法快速简便,结果准确可靠,能够为后续提高器件可靠性提供重要依据。
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公开(公告)号:CN117352547A
公开(公告)日:2024-01-05
申请号:CN202311309518.9
申请日:2023-10-10
申请人: 西安电子科技大学
IPC分类号: H01L29/778 , H01L29/06 , H01L21/335
摘要: 本发明提供了一种具有刻蚀停止层的p‑GaN有源钝化GaN HEMT器件及其制备方法。其中,GaN HEMT器件,包括:自下而上依次设置的衬底层、GaN缓冲层、GaN沟道层和AlGaN势垒层;沿AlGaN势垒层的上表面设置有源极和漏极;源极和漏极位于AlGaN势垒层的两端;在源极和漏极之间的目标区域自下而上设置有宽度相同的p‑GaN有源钝化层和渐变Al组分AlGaN刻蚀停止层;在渐变Al组分AlGaN刻蚀停止层上的部分区域设置有p‑GaN层,在p‑GaN层上的部分区域设置有栅极;沿漏极内侧壁至源极内侧壁所经过表面覆盖有预设厚度的SiN钝化层,且SiN钝化层未覆盖栅极。通过在p‑GaN有源钝化层和p‑GaN层之间插入渐变Al组分AIGaN刻蚀停止层,利用AIGaN和p‑GaN的不同刻蚀选择比使得p‑GaN层在刻蚀过程中能够实现自停止刻蚀,提高了器件的一致性。
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公开(公告)号:CN116864531A
公开(公告)日:2023-10-10
申请号:CN202310891975.7
申请日:2023-07-19
申请人: 西安电子科技大学
IPC分类号: H01L29/778 , H01L21/335 , H01L29/06
摘要: 本发明涉及一种具有渐变凹槽终端的高电子迁移率晶体管及制备方法,晶体管包括:从下至上依次层叠设置的衬底层、缓冲层、第一沟道层和第一势垒层;N层依次层叠设置在部分第一势垒层的第一组合子层,每层第一组合子层包括层叠设置的第二势垒层和第二沟道层;N层依次层叠设置在部分第一势垒层的第二组合子层,每层第二组合子层包括层叠设置的第三势垒层和第三沟道层,从最下层的第1层第二组合子层至最上层的第N层第二组合子层中靠近第一组合层的一端呈层阶梯状结构设置。本发明通过在器件的栅极靠漏极边缘处引入渐变凹槽深度的终端结构来分散电场峰值,使得偏压较高时器件中的电场分布更加均匀,进而实现更高的击穿电压。
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公开(公告)号:CN112768508B
公开(公告)日:2023-03-28
申请号:CN202110084430.6
申请日:2021-01-21
申请人: 西安电子科技大学
IPC分类号: H01L29/06 , H01L29/20 , H01L29/423 , H01L29/778 , H01L21/335
摘要: 本发明涉及一种背栅全控型AlGaN/GaN异质结增强型功率HEMT器件及制备方法,其中HEMT器件包括:自下而上依次层叠设置的衬底、P‑GaN层、GaN沟道层和AlGaN势垒层;源电极,设置在AlGaN势垒层上的一侧;漏电极,设置在AlGaN势垒层上的另一侧,且与源电极相对设置;源电极与漏电极之间的部分厚度的衬底、P‑GaN层、GaN沟道层和AlGaN势垒层,形成鳍形结构;栅电极,位于源电极与漏电极之间,覆盖鳍形结构垂直于衬底的两个侧面以及鳍形结构的顶面,栅电极与P‑GaN层之间形成欧姆接触;栅介质层,设置在栅电极与鳍形结构之间。本发明的背栅全控型AlGaN/GaN异质结增强型功率HEMT器件,采用P‑GaN层与栅金属形成背栅的方式,调节AlGaN/GaN异质结栅极电场,有利于提高器件的击穿电压。
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公开(公告)号:CN113995423A
公开(公告)日:2022-02-01
申请号:CN202110687765.7
申请日:2021-06-21
申请人: 西安电子科技大学
IPC分类号: A61B5/372
摘要: 本发明公开了一种基于相位保持网络的连续快速视觉演示脑电信号分类方法,主要解决现有技术检测准确率低,难以实现用户完成目标检测的问题。其实现方案是:采集连续快速视觉演示脑电数据,并对其进行预处理;使用预处理后的脑电数据制作数据集;构建相位保持网络,并使用训练集和验证集训练相位保持网络,使用测试集测试相位保持网络,使用被试者的脑电数据微调测试后的相位保持网络,得到适合被试者进行在线实验的最终相位保持网络;实时获取被试者的在线连续快速视觉演示脑电信号,送入最终的相位保持网络,得到实时分类结果。本发明提高了对连续快速视觉演示脑电信号的分类准确率,可用于目标检测,帮助图片侦察人员对大量图片进行有效的分类。
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公开(公告)号:CN112466769A
公开(公告)日:2021-03-09
申请号:CN202011311567.2
申请日:2020-11-20
申请人: 西安电子科技大学
IPC分类号: H01L21/66 , H01L29/778
摘要: 本发明公开了一种HEMT器件沟道区电场分布测试图形及其制备方法、测试方法,应用于圆形电容结构的HEMT器件,主要解决现有技术不能对HEMT器件沟道电场强度分布进行测量的的问题。其实现方案是:在待测HEMT器件上制作辅助测试结构,即位于栅极和漏极之间势垒层中的一系列欧姆接触电极,然后将被测HEMT器件加上关态偏置,依次测量辅助测试结构中每个欧姆电极到地的电压,最后将相邻电极的电压差值除以待测欧姆电极与栅极距离的差值,即得到沟道电场强度分布。本发明测试方法快速简便,结果准确可靠,能够为后续分析器件耐压特性与提高器件可靠性提供重要依据。
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公开(公告)号:CN110085674B
公开(公告)日:2021-02-26
申请号:CN201910189814.7
申请日:2019-03-13
申请人: 西安电子科技大学
IPC分类号: H01L29/778 , H01L29/06 , H01L29/423 , H01L29/47 , H01L21/335
摘要: 本发明提供一种垂直功率器件及其制作方法,所述垂直功率器件包括依次设置的漏极金属衬底、第一n+GaN接触层、n+GaN过渡层、n‑GaN渡越层、n‑GaN沟道层;所述n‑GaN沟道层的两侧、以及述n‑GaN渡越层上沟道区以外的区域设置有P‑GaN层;所述n‑GaN沟道层两侧、P‑GaN层外侧设置有栅电极;所述P‑GaN层和栅电极上设置有介质层;所述n‑GaN沟道层上设置有第二n+GaN接触层;所述介质层和第二n+GaN接触层上设置源电极。
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公开(公告)号:CN111259186A
公开(公告)日:2020-06-09
申请号:CN202010038131.4
申请日:2020-01-14
申请人: 西安电子科技大学
IPC分类号: G06F16/583 , G06T7/90 , G06T5/00
摘要: 本发明公开了一种基于颜色矩的连续快速视觉演示非目标图片最优排序方法,主要解决现有连续快速视觉演示RSVP呈现时由于非目标图片相邻图片相似度过低,导致错误诱发出事件相关电位ERP的问题。其实现方案是:将RGB图片转换成HSV图片,在HSV图片各通道上提取像素的颜色矩作为特征;对一张HSV图片各通道像素值做变换生成简单变换图片,手动完成简单变换图片的排序,同时根据简单变换图片的相似度进行排序,结合两种排序结果确定各通道权值参数;对所有非目标图片,利用各通道权值参数计算图片相似度,完成排序。本发明可实现RSVP非目标图片的最优排序,能够有效改善ERP的质量,可用于脑机接口。
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公开(公告)号:CN110676166A
公开(公告)日:2020-01-10
申请号:CN201810709666.2
申请日:2018-07-02
申请人: 西安电子科技大学
IPC分类号: H01L21/335 , H01L29/778 , H01L29/423 , H01L29/207
摘要: 本发明涉及一种P-GaN帽层的FinFET增强型器件及制作方法,包括步骤:在基片上依次生长GaN层和AlGaN势垒层形成AlGaN/GaN异质结;在异质结上生长P-GaN帽层;对异质结进行台面隔离和刻蚀,形成栅鳍;在P-GaN帽层以及异质结表面形成栅极区掩膜图形,刻蚀除栅极区掩膜图形以外的P-GaN帽层;在异质结两侧制作源、漏电极;在P-GaN帽层的区域淀积栅金属,形成FinFET栅结构栅电极,其中,栅金属覆盖在P-GaN帽层顶部及侧壁,覆盖异质结的侧壁;制作电极引线。该器件及制作方法采用P-GaN帽层结构,结合三维栅控的FinFET结构,增强器件的跨导和栅控能力,提高了器件的阈值电压和稳定性。
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