用于从多线程发送请求至加速器的机制

    公开(公告)号:CN108681519A

    公开(公告)日:2018-10-19

    申请号:CN201810259320.7

    申请日:2012-03-30

    Abstract: 本申请涉及用于从多线程发送请求至加速器的机制。根据本申请,一种装置被描述为拥有多个核,每个核具有a)CPU、b)加速器、和c)在该CPU和该加速器之间耦合的控制器以及多个排序缓冲器。每个排序缓冲器专用于一个不同的CPU线程。每一个排序缓冲器保持从它的相应的线程处发送至加速器的一个或多个请求。该控制器控制将该排序缓冲器的各个请求发送至加速器。

    聚集页错误信令和处理
    2.
    发明公开

    公开(公告)号:CN110069418A

    公开(公告)日:2019-07-30

    申请号:CN201811637429.6

    申请日:2011-12-29

    Abstract: 本公开涉及聚集页错误信令和处理。一方面的处理器包括用于处理指示多个存储器地址的多存储器地址指令的指令流水线。该处理器还包括与指令流水线耦合的多页错误聚集逻辑。该多页错误聚集逻辑用于聚集多个页错误的页错误信息,该多个页错误各自与该指令的多个存储器地址之一相关联。该多页错误聚集逻辑用于将聚集的页错误信息提供给页错误通信接口。还公开了其它处理器、装置、方法和系统。

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