公开(公告)号：CN111133512B

公开(公告)日：2023-11-03

申请号：CN201880061877.8

申请日：2018-08-01

申请人： 美光科技公司

发明人： B·S·穆恩 ,  H·N·文卡塔 ,  G·L·霍韦 ,  M·H·贝

IPC分类号： G11C7/06 ,  G11C7/10

摘要： 一种存储器装置(14)可包含存储器阵列(22)，其包含多个存储器单元。所述存储器装置(14)还可包含多个感测放大器(70)，其在操作中，可各自连接到一或多个存储器单元。所述感测放大器(70)可设计成辅助将逻辑零写入到所述多个存储器单元。

公开(公告)号：CN113257302A

公开(公告)日：2021-08-13

申请号：CN202011297403.9

申请日：2020-11-18

申请人： 美光科技公司

发明人： D·B·彭妮 ,  G·L·霍韦

IPC分类号： G11C11/4063 ,  G11C11/4076 ,  G11C11/409 ,  G11C11/4096

摘要： 本申请涉及用于存储装置的写入均衡。一种存储装置包含被配置成从命令接口接收写入命令的写入均衡电路。所述写入均衡电路还从主机装置(例如处理器)接收数据选通DQS信号并且从所述主机装置接收时钟信号。所述写入均衡电路还使用相位检测器来比较所述DQS信号和所述时钟信号的相位。所述写入均衡电路还基于所述写入命令生成内部写信号IWS，并至少部分地基于经比较的相位和所述IWS输出写入均衡操作的捕获结果。

公开(公告)号：CN111133512A

公开(公告)日：2020-05-08

申请号：CN201880061877.8

申请日：2018-08-01

申请人： 美光科技公司

发明人： B·S·穆恩 ,  H·N·文卡塔 ,  G·L·霍韦 ,  M·H·贝

IPC分类号： G11C7/06 ,  G11C7/10

摘要： 一种存储器装置(14)可包含存储器阵列(22)，其包含多个存储器单元。所述存储器装置(14)还可包含多个感测放大器(70)，其在操作中，可各自连接到一或多个存储器单元。所述感测放大器(70)可设计成辅助将逻辑零写入到所述多个存储器单元。

公开(公告)号：CN111108561A

公开(公告)日：2020-05-05

申请号：CN201880060526.5

申请日：2018-08-02

申请人： 美光科技公司

发明人： D·B·彭妮 ,  D·R·布朗 ,  G·L·霍韦

IPC分类号： G11C11/4096 ,  G11C7/10 ,  G11C8/12

摘要： 一种存储器装置包含数据写入电路系统。所述数据写入电路系统经配置以捕获经由外部输入/输出I/O接口接收的第一写入命令。所述数据写入电路系统进一步经配置以在捕获所述第一写入命令后，在数据选通DQS域中生成第一内部写入开始InternalWrStart。所述数据写入电路系统另外经配置以基于所述第一InternalWrStart将第一一或多个数据位写入至少一个存储器存储体中，其中在所述存储器装置内部生成所述第一InternalWrStart。

公开(公告)号：CN111108560B

公开(公告)日：2023-11-03

申请号：CN201880060853.0

申请日：2018-08-01

申请人： 美光科技公司

发明人： B·S·穆恩 ,  G·L·霍韦 ,  H·N·文卡塔 ,  大卫·R·布朗

IPC分类号： G11C8/06 ,  G11C7/10 ,  G06F11/10

摘要： 一种存储器装置可包含存储器阵列，其还可包含多个存储器单元。所述存储器装置还可包含一或多个计数器，其设计成产生内部存储器地址，来依序访问所述存储器单元，且促进将逻辑零写入到所有的所述存储器单元。

公开(公告)号：CN113257302B

公开(公告)日：2022-05-17

申请号：CN202011297403.9

申请日：2020-11-18

申请人： 美光科技公司

发明人： D·B·彭妮 ,  G·L·霍韦

IPC分类号： G11C11/4063 ,  G11C11/4076 ,  G11C11/409 ,  G11C11/4096

摘要： 本申请涉及用于存储装置的写入均衡。一种存储装置包含被配置成从命令接口接收写入命令的写入均衡电路。所述写入均衡电路还从主机装置(例如处理器)接收数据选通DQS信号并且从所述主机装置接收时钟信号。所述写入均衡电路还使用相位检测器来比较所述DQS信号和所述时钟信号的相位。所述写入均衡电路还基于所述写入命令生成内部写信号IWS，并至少部分地基于经比较的相位和所述IWS输出写入均衡操作的捕获结果。

公开(公告)号：CN114121098A

公开(公告)日：2022-03-01

申请号：CN202110988559.X

申请日：2021-08-26

申请人： 美光科技公司

发明人： M·S·威斯康姆 ,  S·E·史密斯 ,  G·L·霍韦 ,  B·W·休伯 ,  T·M·布鲁尔

IPC分类号： G11C16/08 ,  G11C16/10

摘要： 本申请案涉及用于存储器装置的行清除特征及相关联方法及系统。在一些实施例中，所述存储器装置可从主机装置接收针对包含于所述存储器装置中的存储器阵列的行的命令。所述存储器装置可确定所述命令针对与所述行相关联的两个或多于两个列，其中每一列与一群组存储器胞元耦合。所述存储器装置可激活所述行以使用存储于所述存储器装置的寄存器中的一组预定数据写入所述两个或多于两个列。随后，所述存储器装置可基于将所述一组预定数据写入到所述两个或多于两个列来取消激活字线。

公开(公告)号：CN110782929B

公开(公告)日：2021-03-02

申请号：CN201910382679.8

申请日：2019-05-09

申请人： 美光科技公司

发明人： J·E·克林 ,  G·L·霍韦

IPC分类号： G11C7/22

摘要： 本申请涉及每个通路的占空比校正。本发明大体上涉及用于控制存储器装置中的一或多个计时信号的改进的系统和方法。更确切地说，本发明涉及在所述存储器装置的一或多个DQ引脚(例如，数据输入/输出I/O引脚)处的可配置占空比校正。举例来说，所述存储器装置可包含经实施以在所述存储器装置的制造期间和/或在所述存储器装置的制造之后调节在一或多个DQ引脚处的计时信号的所述占空比的可配置相位分离器和/或选择性电容加载电路。相应地，所述存储器装置可包含控制所述一或多个计时信号的增大灵活性和精细度。

公开(公告)号：CN114974354B

公开(公告)日：2024-09-17

申请号：CN202111383303.2

申请日：2021-11-22

申请人： 美光科技公司

发明人： W·C·沃尔德罗普 ,  G·L·霍韦

IPC分类号： G11C13/00 ,  G11C7/10

摘要： 本申请涉及用于存储器装置的决策反馈均衡器的复位速度调制电路系统。本文所描述的系统及方法提供包含一或多个相位的决策反馈均衡器DFE电路系统。所述一或多个相位在所述相位的相应输入处接收位反馈。所述DFE电路系统还可包含可变复位电路系统。所述可变复位电路系统可在所述相位中的每一个的输入处复位所述位反馈的电压。所述可变复位电路系统经配置以在复位之间改变其复位频率。

公开(公告)号：CN111108561B

公开(公告)日：2023-09-05

申请号：CN201880060526.5

申请日：2018-08-02

申请人： 美光科技公司

发明人： D·B·彭妮 ,  D·R·布朗 ,  G·L·霍韦

IPC分类号： G11C11/4096 ,  G11C7/10 ,  G11C8/12

摘要： 一种存储器装置包含数据写入电路系统。所述数据写入电路系统经配置以捕获经由外部输入/输出I/O接口接收的第一写入命令。所述数据写入电路系统进一步经配置以在捕获所述第一写入命令后，在数据选通DQS域中生成第一内部写入开始InternalWrStart。所述数据写入电路系统另外经配置以基于所述第一InternalWrStart将第一一或多个数据位写入至少一个存储器存储体中，其中在所述存储器装置内部生成所述第一InternalWrStart。