-
公开(公告)号：CN101192530A
公开(公告)日：2008-06-04
申请号：CN200710192888.3
申请日：2007-11-28
Applicant: 精工爱普生株式会社 , 国立大学法人东京工业大学
IPC: H01L21/306
Abstract: 本发明提供一种在对SiGe层进行蚀刻时能够防止Si层的增速蚀刻的半导体装置的制造方法。该制造方法包括：在Si基板上形成SiGe层的工序；在SiGe层上形成Si层的工序；对Si层和SiGe层进行部分蚀刻，形成使SiGe层的侧面露出的沟槽的工序；和借助沟槽对SiGe层进行蚀刻，由此在Si基板和Si层之间形成空洞部的工序，在形成空洞部的工序中，对Si基板交替重复进行例如使用了氟硝酸溶液的蚀刻处理和使用了纯水的水洗处理。
-
公开(公告)号：CN101192530B
公开(公告)日：2011-03-30
申请号：CN200710192888.3
申请日：2007-11-28
Applicant: 精工爱普生株式会社 , 国立大学法人东京工业大学
IPC: H01L21/306
Abstract: 本发明提供一种在对SiGe层进行蚀刻时能够防止Si层的增速蚀刻的半导体装置的制造方法。该制造方法包括：在Si基板上形成SiGe层的工序；在SiGe层上形成Si层的工序；对Si层和SiGe层进行部分蚀刻，形成使SiGe层的侧面露出的沟槽的工序；和借助沟槽对SiGe层进行蚀刻，由此在Si基板和Si层之间形成空洞部的工序，在形成空洞部的工序中，对Si基板交替重复进行例如使用了氟硝酸溶液的蚀刻处理和使用了纯水的水洗处理。
-
公开(公告)号：CN1901228A
公开(公告)日：2007-01-24
申请号：CN200610091231.3
申请日：2006-06-07
Applicant: 精工爱普生株式会社 , 国立大学法人东京工业大学
IPC: H01L29/786 , H01L27/12 , H01L21/336 , H01L21/84
Abstract: 本发明提供一种半导体装置及其制造方法。该半导体装置在单晶半导体基板(11)上形成埋入氧化膜(12)，在埋入氧化膜(12)上形成有构成背栅电极的第1单晶半导体层(13)。并且，第1单晶半导体层(13)上形成埋入氧化膜(14)，在埋入氧化膜(14)上，堆积被台面隔离的第2单晶半导体层(15a、15b)，使第2单晶半导体层(15a、15b)的膜厚比第1单晶半导体层13的膜厚更厚，并且在第2单晶半导体层(15a、15b)上形成SOI晶体管。这样，能够抑制形成场效应晶体管的半导体层的结晶性能下降，并且在形成场效应晶体管的半导体层下面，配置低电阻化的背栅电极。
-
公开(公告)号：CN1976061A
公开(公告)日：2007-06-06
申请号：CN200610154378.2
申请日：2006-09-26
Applicant: 精工爱普生株式会社
Inventor： 加藤树理
IPC: H01L29/78 , H01L29/51 , H01L27/04 , H01L21/336 , H01L21/822
Abstract: 在形成使半导体基板(31)露出的槽(36)后，除去分别配置在半导体层(33、35)下的半导体层(51、52)的一部分，形成使半导体层(33、35)的端部的上下面从半导体层(51、52)分别露出的空隙(60a、60b)，分别经由导体层(33、35)的侧壁，以迂回至半导体层(33、35)下面的方式将支承体(56)嵌入到槽(36、37)内，在半导体基板(31)和半导体层(33)之间形成空洞部(57a)，并在半导体层(33、35)之间形成空洞部(57b)之后，形成嵌入在空洞部(57a、57b)的嵌入绝缘层(39)。由此，能够使基于背栅电极的阈值控制性能提高，并且，可降低与源极/漏极层的寄生电容。
-
公开(公告)号：CN100428494C
公开(公告)日：2008-10-22
申请号：CN200510089468.3
申请日：2005-08-15
Applicant: 精工爱普生株式会社
Inventor： 加藤树理
IPC: H01L29/786 , H01L29/40 , H01L21/336 , H01L21/28
CPC classification number: H01L29/402 , H01L29/78624 , H01L29/78648
Abstract: 提供一种半导体装置及半导体装置的制造方法，既能缓解场电极的配置制约，又能形成场电极。在半导体基板(101)上依次形成绝缘层(102)、半导体层(103)、绝缘层(104)和半导体层(105)，在半导体层(105)上配置栅电极(107)，同时通过在半导体层(105)上形成源极层(109a)和漏极层(109b)，在半导体层(105)上形成电场效应型晶体管，通过介由接触区域(C1)，将栅电极(107)与半导体(103)连接，在半导体层(105)的背面侧配置场电极。
-
Patent Agency Ranking
公开(公告)号：CN101192616A
公开(公告)日：2008-06-04
申请号：CN200710196628.3
申请日：2007-11-29
Applicant: 精工爱普生株式会社
Inventor： 加藤树理
Abstract: 本发明提供一种能以低电压进行数据的写入和删除的半导体装置及其制造方法。具有在Si衬底1上隔着绝缘膜3形成的Si层5、在Si层5上隔着绝缘膜7形成的Si层9、形成在Si层5的至少一个侧面的PMOS20、形成在Si层9的至少一个侧面的NMOS30，PMOS20和NMOS30具有公共控制·栅极17和公共的浮动·栅极13。从Si层5的侧面到Si层9的侧面连续形成公共的浮动·栅极13。根据本发明，能通过电子和空穴这2种载流子的供给，实现对公共的浮动·栅极13的写入和删除。
-
公开(公告)号：CN102692372A
公开(公告)日：2012-09-26
申请号：CN201210074843.7
申请日：2012-03-20
Applicant: 精工爱普生株式会社
CPC classification number: G01N17/02
Abstract: 本发明的传感器装置具有：第一电极，由形成钝态膜的第一金属材料构成；第二电极，相对于所述第一电极分开设置，由与第一金属材料不同的第二金属材料构成；由于伴随PH变化的钝态膜的有无，第一电极与第二电极的电位差发生变化。而且，测定第一电极与第二电极的电位差，根据测定的电位差，检测测定对象(混凝土结构物)的测定对象部位的PH是否在设定值以下。
-
公开(公告)号：CN1979879A
公开(公告)日：2007-06-13
申请号：CN200610164165.8
申请日：2006-12-06
Applicant: 精工爱普生株式会社
Inventor： 加藤树理
IPC: H01L27/12 , H01L29/786 , H01L21/84 , H01L21/336
Abstract: 在第1区域(R1)的半导体基板(11)和第2半导体层(13)之间的空洞部(20)内的上下面，形成绝缘膜(21)，再在形成绝缘膜(21)的空洞部(20及槽(19)内，形成埋入绝缘层(22)，同时在第2区域(R2)的半导体基板(11)和第2半导体层(13)之间的上下面，形成绝缘膜(23)，再通过绝缘膜(23)做媒介，将埋入绝缘层(24)埋入第2区域(R2)的半导体基板(11)和半导体层(13)之间。抑制形成场效应型晶体管的半导体层的结晶性的劣化，提高利用背栅电极的阈值控制性。
-
公开(公告)号：CN1893093A
公开(公告)日：2007-01-10
申请号：CN200610101477.4
申请日：2006-07-10
Applicant: 精工爱普生株式会社
Inventor： 加藤树理
Abstract: 本发明提供一种半导体装置，其中分别隔着栅极绝缘膜(8a、9a)，在单晶半导体层(5a、6a)上形成以横跨元件分离绝缘层(7a)的方式配置的栅电极(10a)，在单晶半导体层(5a)形成以夹持栅电极(10a)的方式配置的P型源极层(11a)及P型漏极层(12a)，在单晶半导体层(6a)形成以夹持栅电极(10a)的方式配置的N型源极层(13a)及N型漏极层(14a)，形成贯通栅电极(10a)、元件分离绝缘层(7a)及绝缘层(4a)并与半导体层(3a)连接的嵌入电极(15a)。从而，不但抑制芯片尺寸的增大，还在配置于绝缘体上的导电型不同的场效应型晶体管下形成场电极。
-
公开(公告)号：CN100514651C
公开(公告)日：2009-07-15
申请号：CN200610009564.7
申请日：2006-02-24
Applicant: 精工爱普生株式会社
Inventor： 加藤树理
IPC: H01L27/088 , H01L21/8232
CPC classification number: H01L29/785 , H01L21/823481 , H01L21/823828 , H01L21/823878 , H01L21/84 , H01L27/1203 , H01L29/66795
Abstract: 在半导体基板(11)上设置形成SOI结构的SOI形成区域(R1)及形成成块(bulk)结构的成块区域(R2)，在SOI形成区域(R1)中，将借助于绝缘层(13)以外延生长成膜的半导体层(14)形成在半导体基板(11)上，同时形成以露出半导体层(14)的侧壁而向半导体层(14)的侧壁延伸的方式配置的栅电极(17a)，在成块区域(R2)中，在半导体基板(11)上形成半导体层(15)，在半导体层(15)上配置栅电极(17b)。由此，不使用SOI基板而将SOI结构和成块(bulk)结构形成在同一个基板上，同时减少SOI晶体管的布局面积。
-
-
-
-
-
-
-
-
-
Search Results
16
records
(took 0.036 seconds)
