公开(公告)号：CN1179418C

公开(公告)日：2004-12-08

申请号：CN02126534.8

申请日：2002-07-23

Applicant: 精工爱普生株式会社

Inventor： 金井正博 ,  龟井辉彦

IPC: H01L27/112 ,  H01L21/8247

CPC classification number: G11C16/3427 ,  G11C16/0475 ,  G11C16/0491 ,  H01L27/115 ,  H01L29/7923

Abstract: 非易失性半导体存储装置包括：将具有由字节门和控制门控制的第1、第2MONOS存储单元的存储单元在第1以及第2方向上多行多列配置构成的存储单元阵列区域。存储单元阵列区域具有在第2方向分割的多个区段。多个控制门驱动器的每一个可以独立于其他区段设定所对应的一个区段内的第1、第2控制门的电位。多个主比特线的每一个与多个子比特线的每一个的共同连接部位上设置分别选择连接/非连接的多个选择开关元件。

公开(公告)号：CN1399342A

公开(公告)日：2003-02-26

申请号：CN02126534.8

申请日：2002-07-23

Applicant: 精工爱普生株式会社

Inventor： 金井正博 ,  龟井辉彦

IPC: H01L27/112 ,  H01L21/8247

CPC classification number: G11C16/3427 ,  G11C16/0475 ,  G11C16/0491 ,  H01L27/115 ,  H01L29/7923

Abstract: 非易失性半导体存储装置包括：将具有由字节门和控制门控制的第1、第2MONOS存储单元的存储单元在第1以及第2方向上多行多列配置构成的存储单元阵列区域。存储单元阵列区域具有在第2方向分割的多个区段。多个控制门驱动器的每一个可以独立于其他区段设定所对应的一个区段内的第1、第2控制门的电位。多个主比特线的每一个与多个子比特线的每一个的共同连接部位上设置分别选择连接/非连接的多个选择开关元件。

公开(公告)号：CN1269138C

公开(公告)日：2006-08-09

申请号：CN02123335.7

申请日：2002-04-13

Applicant: 精工爱普生株式会社

Inventor： 龟井辉彦

IPC: G11C16/06 ,  H01L27/115

CPC classification number: G11C16/0475 ,  G11C16/0491

Abstract: 一种非易失性半导体存储装置，具有：存储单元阵列区域、控制栅驱动部。所述存储单元阵列区域具有在所述行方向上分割的若干扇区，所述控制栅驱动部具有分别对应所述若干扇区中的每一个的若干控制栅驱动器；在所述若干扇区的每一个上，都设置有沿所述列方向形成的若干控制栅线，所述控制栅驱动部不通过选通电路，而直接连接到所述若干扇区的每一个扇区内所配置的所述若干控制栅线的每一条上。本发明避免了所选单元中执行编辑或消除时对非所选扇区的单元中的数据的干扰，同时不需要选择选通电路，从而能实现高集成化。

公开(公告)号：CN1228786C

公开(公告)日：2005-11-23

申请号：CN02119054.2

申请日：2002-05-08

Applicant: 精工爱普生株式会社 ,  哈罗LSI设计及装置技术公司

Inventor： 金井正博 ,  龟井辉彦

IPC: G11C16/10 ,  H01L27/115

CPC classification number: G11C16/0458 ,  G11C16/0475 ,  G11C16/12

Abstract: 本发明的课题是在选择单元的编程时防止与其邻接的非选择单元中的干扰。本发明是对于双存储单元(i)的存储元件108B进行数据编程的方法。将字线WL1的电压设定为编程用字线选择电压(1V)，将控制栅[i+1]的电压设定为编程用控制栅电压(5.5V)，将控制栅CG[i]的电压设定为过载电压(2.5V)。将位线BL[i+1]的电压设定为编程用位线电压(5V)，将位线BL[i+2]的电压不设定为0V，而是设定为Vdd。

公开(公告)号：CN1228784C

公开(公告)日：2005-11-23

申请号：CN02119173.5

申请日：2002-05-10

Applicant: 精工爱普生株式会社 ,  哈罗LSI设计及装置技术公司

Inventor： 金井正博 ,  龟井辉彦

IPC: G11C16/02 ,  G11C16/10 ,  H01L21/8247

CPC classification number: G11C16/10 ,  G11C16/0475

Abstract: 提供可以对双存储单元适当地进行数据编程动作的非易失性半导体存储装置的编程方法。是对双存储单元(i)的存储元件108B进行数据编程的方法。将字线WL1设定为编程用字线选择电压(1V)，将控制门CG[i+1]设定为编程用控制门电压(5.5V)，将控制门CG[i]设定为过载电压(2.5V)，将位线BL[i+1]设定为编程用位线电压(5V)，将位线BL[i]与恒流源404连接。

公开(公告)号：CN1399345A

公开(公告)日：2003-02-26

申请号：CN02126537.2

申请日：2002-07-23

Applicant: 精工爱普生株式会社

Inventor： 龟井辉彦

IPC: H01L27/112 ,  H01L21/8247

CPC classification number: H01L27/115 ,  G11C16/0475 ,  G11C16/0491 ,  G11C16/08 ,  G11C16/10 ,  G11C16/16 ,  G11C16/26 ,  H01L29/7923

Abstract: 具有：把具有由一个字栅和第一、第二控制栅控制的第一、第二非易失性存储元件的存储单元排列多个而构成的存储单元阵列领域。当从所述第一、第二非易失性存储元件的一方读出数据时，外加了超越控制电压的控制栅线上连接的控制栅线选择开关元件的控制电压比外加了读出电压的子控制栅线上连接的控制栅线选择开关元件的控制电压大。

公开(公告)号：CN1391231A

公开(公告)日：2003-01-15

申请号：CN02119173.5

申请日：2002-05-10

Applicant: 精工爱普生株式会社 ,  哈罗LSI设计及装置技术公司

Inventor： 金井正博 ,  龟井辉彦

IPC: G11C16/02 ,  G11C16/10 ,  H01L21/8247

CPC classification number: G11C16/10 ,  G11C16/0475

Abstract: 提供可以对双存储单元适当地进行数据编程动作的非易失性半导体存储装置的编程方法。是对双存储单元(i)的存储元件108B进行数据编程的方法。将字线WL1设定为编程用字线选择电压(1V)，将控制门CG[i+1]设定为编程用控制门电压(5.5V)，将控制门CG[i]设定为过载电压(2.5V)，将位线BL[i+1]设定为编程用位线电压(5V)，将位线BL[i]与恒流源404连接。

公开(公告)号：CN1321461C

公开(公告)日：2007-06-13

申请号：CN02126537.2

申请日：2002-07-23

Applicant: 精工爱普生株式会社

Inventor： 龟井辉彦

IPC: H01L27/112 ,  H01L21/8247

CPC classification number: H01L27/115 ,  G11C16/0475 ,  G11C16/0491 ,  G11C16/08 ,  G11C16/10 ,  G11C16/16 ,  G11C16/26 ,  H01L29/7923

Abstract: 具有：把具有由一个字栅和第一、第二控制栅控制的第一、第二非易失性存储元件的存储单元排列多个而构成的存储单元阵列领域。当从所述第一、第二非易失性存储元件的一方读出数据时，外加了超越控制电压的控制栅线上连接的控制栅线选择开关元件的控制电压比外加了读出电压的子控制栅线上连接的控制栅线选择开关元件的控制电压大。

公开(公告)号：CN1231921C

公开(公告)日：2005-12-14

申请号：CN02122195.2

申请日：2002-04-13

Applicant: 精工爱普生株式会社

Inventor： 龟井辉彦

IPC: G11C16/06 ,  H01L27/115

CPC classification number: G11C16/3427 ,  G11C7/18 ,  G11C16/0475 ,  G11C16/0491

Abstract: 提供一种非易失性半导体存储器件，可避免干扰，并且不需要选择栅区来进行高集成化，能够进行低电压驱动和高速驱动。非易失性半导体存储器件包括沿列、行方向A、B分别排列多个具有字栅和受第1、第2控制栅控制的第1、第2 MONOS存储器单元(108A、108B)的存储器单元(100)的存储器单元阵列区。存储器单元阵列区具有在行方向B上分割的、以列方向A作为纵向方向的多个扇区(0、1、…)。扇区0被分割为8个大块(0～7)。作为扇区(0)的控制栅驱动部，具有8个控制栅(CG)驱动器(300-0～300-7)。各个CG驱动器(300-0～300-7)设定配置于大块(0～7)中相互不同的一个大块中的存储器单元的第1、第2控制栅的电位。

公开(公告)号：CN1396601A

公开(公告)日：2003-02-12

申请号：CN02122812.4

申请日：2002-06-04

Applicant: 精工爱普生株式会社

Inventor： 龟井辉彦 ,  金井正博

IPC: G11C11/4063 ,  G11C11/4094 ,  H01L27/115

CPC classification number: G11C16/0466 ,  G11C7/12 ,  G11C7/18

Abstract: 以反向读出方式从双存储单元[i]中的一个存储元件读取数据时，字线WL1被设定于Vdd，控制栅CG[i+1]被设定于1.5V，控制栅CG[i]被设定于覆写电压(例如3V)。位线BL[i+1]设为0V，位线BL[i]连接至读出放大器。这时，为了确保连接于双存储单元[i]漏极的位线BL[i]中流过电流，将其途中的位线选择晶体管的栅压BS0设定于高压(例如4.5V)。由于连接于双存储单元[i]源极的位线BL[i+1]的电压接近0V(数十至数百mV左右)，位线选择晶体管的背面栅极的影响小，该栅压BS1设于电源电压Vdd。