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    包含非易失性半导体存储装置的半导体集成电路装置
    1.
    发明授权
    包含非易失性半导体存储装置的半导体集成电路装置 失效 转让

    公开(公告)号：CN1201399C

    公开(公告)日：2005-05-11

    申请号：CN02102782.X

    申请日：2002-01-30

    申请人： 精工爱普生株式会社 ,  哈罗LSI设计及装置技术公司

    发明人： 虾名昭彦 ,  丸尾丰

    IPC分类号： H01L27/105 ,  H01L21/8247

    CPC分类号： H01L27/11568 ,  H01L27/115

    摘要： 一种半导体集成电路装置，它设有由非易失性半导体存储装置(存储单元)100在多个行和多个列上格子状排列形成的存储单元阵列。非易失性半导体存储装置包括在半导体基片10上隔着第一栅绝缘层12形成的字栅14、在半导体基片10内形成的构成源区或漏区的杂质扩散层16、18以及沿着字栅的一侧和另一侧分别形成的侧壁状第一和第二控制栅极20、30。第一和第二控制栅极分别隔着第二栅绝缘层22相对半导体基片、且隔着侧绝缘层24相对字栅设置。并且，第一和第二控制栅极分别在列方向上连续布置，而且在行方向上邻接的一组第一和第二控制栅极连接于共用接触部分200。

    包含非易失性半导体存储装置的半导体集成电路装置
    2.
    发明公开
    包含非易失性半导体存储装置的半导体集成电路装置 失效 转让

    公开(公告)号：CN1383211A

    公开(公告)日：2002-12-04

    申请号：CN02102782.X

    申请日：2002-01-30

    申请人： 精工爱普生株式会社 ,  哈罗LSI设计及装置技术公司

    发明人： 虾名昭彦 ,  丸尾丰

    IPC分类号： H01L27/105 ,  H01L21/8247

    CPC分类号： H01L27/11568 ,  H01L27/115

    摘要： 一种半导体集成电路装置,它设有由非易失性半导体存储装置(存储单元)100在多个行和多个列上格子状排列形成的存储单元阵列。非易失性半导体存储装置包括在半导体基片10上间隔第一栅绝缘层12形成的字选通门14、在半导体基片10内形成的构成源区或漏区的杂质扩散层16、18以及沿着字选通门的一侧和另一侧分别形成的侧壁状第一和第二控制栅极20、30。第一和第二控制栅极分别间隔第二栅绝缘层22相对半导体基片、且间隔侧绝缘层24相对字选通门设置。并且,第一和第二控制栅极分别在列方向上连续布置,而且在行方向上邻接的一组第一和第二控制栅极连接于共用接触部分200。

    包含非易失性半导体存储器的半导体集成电路装置的制造方法
    4.
    发明公开
    包含非易失性半导体存储器的半导体集成电路装置的制造方法 失效 转让

    公开(公告)号：CN1369908A

    公开(公告)日：2002-09-18

    申请号：CN02103205.X

    申请日：2002-01-30

    申请人： 精工爱普生株式会社 ,  哈罗LSI设计及装置技术公司

    发明人： 虾名昭彦 ,  丸尾丰

    IPC分类号： H01L21/8246 ,  H01L21/8247

    CPC分类号： H01L27/11568 ,  H01L27/115

    摘要： 本发明的课题是一种具有非易失性半导体存储器的半导体集成电路装置的制造方法,包含以下的工序(a)至(k)。(a)形成元件隔离区300的工序;(b)形成具有第1栅绝缘层12和字栅用的第1导电层并具有在第1方向上延伸的多个开口部的层叠体的工序;(c)形成第2栅绝缘层22的工序;(d)在第1导电层的两侧形成侧绝缘层24的工序;(e)在整个面上形成第2导电层的工序;(f)在至少形成共用接触部的区域上形成第1掩模层的工序;(g)通过利用各向异性刻蚀以刻蚀上述第2导电层来形成侧壁状的第1和第2控制栅、而且至少在形成共用接触部的区域上形成接触用导电层的工序;(h)形成构成源区或漏区的杂质扩散层的工序;(i)形成覆盖控制栅的埋入绝缘层70的工序;(j)在形成共用接触部的区域上形成第2掩模层230的工序;以及(k)对上述字栅用的第1导电层进行构图的工序。