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公开(公告)号：CN100459222C
公开(公告)日：2009-02-04
申请号：CN200510052134.9
申请日：2005-02-25
Applicant: 精工爱普生株式会社
CPC classification number: C23C14/042 , H01L23/544 , H01L2924/0002 , H01L2924/12044 , H01L2924/00
Abstract: 提供一种可以适应被成膜区域的大型化，可以以高精度图案化的掩模、掩模的制造方法、薄膜图案的形成方法、电光学装置的制造方法和电子仪器。本发明的掩模，其特征在于，其中具有支持基板(10)、和被安装在该支持基板(10)上的多个芯片(20)，芯片(20)具有与在被成膜面上形成薄膜图案的至少一部分形状对应的开口部，芯片(20)占有面积比用多个芯片(20)形成的薄膜图案的面积小，所述芯片被配置得互相具有间隔，在与所述芯片中长孔形形状开口部的纵向正交的方向上的所述芯片互相的间隔，与该长孔形形状的宽度相等。
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Patent Agency Ranking
公开(公告)号：CN100482851C
公开(公告)日：2009-04-29
申请号：CN200510137864.9
申请日：2005-12-29
Applicant: 精工爱普生株式会社
CPC classification number: H01L21/3081 , C23C14/042 , C23C14/12 , H01L21/3083 , H01L21/6831 , H01L51/56
Abstract: 提供一种能够防止并抑制掩模中的弯曲的产生，而且能够容易地进行高精度的蒸镀等掩模成膜的成膜方法。本发明的成膜方法是通过掩模(1)在被成膜基板(4)上形成膜图案的成膜方法，其特征在于，从成膜材料的供给源(12)侧依次配设有上述掩模(1)、上述被成膜基板(4)、和与该被成膜基板(4)的接面平坦的第(1)部件(5)，并将上述掩模(1)和上述第(1)部件(4)边磁力吸引边进行掩模成膜。
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公开(公告)号：CN1241252C
公开(公告)日：2006-02-08
申请号：CN03124021.6
申请日：2003-04-24
Applicant: 精工爱普生株式会社
IPC: H01L21/768 , H01L21/60 , H01L23/12
CPC classification number: H01L24/10 , H01L21/268 , H01L21/76898 , H01L23/3114 , H01L23/481 , H01L24/13 , H01L25/0657 , H01L2224/05001 , H01L2224/05009 , H01L2224/05025 , H01L2224/05027 , H01L2224/05548 , H01L2224/06181 , H01L2224/13 , H01L2224/13009 , H01L2224/13099 , H01L2224/14181 , H01L2225/06513 , H01L2225/06541 , H01L2225/06565 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01027 , H01L2924/01029 , H01L2924/01033 , H01L2924/01078 , H01L2924/014 , H01L2924/12042 , H01L2924/14 , H01L2924/19043 , H01L2924/00 , H01L2224/05599 , H01L2224/05147
Abstract: 在形成有集成电路(12)的半导体基板(10)上形成贯穿孔(30)，该贯穿孔(30)具有从开口朝深度方向逐渐变细的锥度。从开口向贯穿孔(30)供给绝缘材料，以在贯穿孔(30)的内表面形成绝缘层(32)。从开口向形成有绝缘层(32)的贯穿孔(30)供给导电材料，以在绝缘层(32)的内侧形成导电部(44)。
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公开(公告)号：CN1800432A
公开(公告)日：2006-07-12
申请号：CN200510137864.9
申请日：2005-12-29
Applicant: 精工爱普生株式会社
CPC classification number: H01L21/3081 , C23C14/042 , C23C14/12 , H01L21/3083 , H01L21/6831 , H01L51/56
Abstract: 提供一种能够防止并抑制掩模中的弯曲的产生，而且能够容易地进行高精度的蒸镀等掩模成膜的成膜方法。本发明的成膜方法是通过掩模(1)在被成膜基板(4)上形成膜图案的成膜方法，其特征在于，从成膜材料的供给源(12)侧依次配设有上述掩模(1)、上述被成膜基板(4)、和与该被成膜基板(4)的接面平坦的第(1)部件(5)，并将上述掩模(1)和上述第(1)部件(4)边磁力吸引边进行掩模成膜。
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公开(公告)号：CN1674730A
公开(公告)日：2005-09-28
申请号：CN200510052134.9
申请日：2005-02-25
Applicant: 精工爱普生株式会社
IPC: H05B33/10 , H05B33/12 , C23C14/12 , C23C14/24 , H01L21/285 , H01L21/027
CPC classification number: C23C14/042 , H01L23/544 , H01L2924/0002 , H01L2924/12044 , H01L2924/00
Abstract: 提供一种可以适应被成膜区域的大型化，可以以高精度图案化的掩模、掩模的制造方法、薄膜图案的形成方法、电光学装置的制造方法和电子仪器。本发明的掩模，其特征在于，其中具有支持基板(10)、和被安装在该支持基板(10)上的多个芯片(20)，芯片(20)具有与在被成膜面上形成薄膜图案的至少一部分形状对应的开口部，芯片(20)占有面积比用多个芯片(20)形成的薄膜图案的面积小。
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公开(公告)号：CN1453847A
公开(公告)日：2003-11-05
申请号：CN03124021.6
申请日：2003-04-24
Applicant: 精工爱普生株式会社
IPC: H01L21/768 , H01L21/60 , H01L23/12
CPC classification number: H01L24/10 , H01L21/268 , H01L21/76898 , H01L23/3114 , H01L23/481 , H01L24/13 , H01L25/0657 , H01L2224/05001 , H01L2224/05009 , H01L2224/05025 , H01L2224/05027 , H01L2224/05548 , H01L2224/06181 , H01L2224/13 , H01L2224/13009 , H01L2224/13099 , H01L2224/14181 , H01L2225/06513 , H01L2225/06541 , H01L2225/06565 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01027 , H01L2924/01029 , H01L2924/01033 , H01L2924/01078 , H01L2924/014 , H01L2924/12042 , H01L2924/14 , H01L2924/19043 , H01L2924/00 , H01L2224/05599 , H01L2224/05147
Abstract: 在形成有集成电路(12)的半导体基片(10)上形成贯穿孔(30)，该贯穿孔(30)具有从开口朝深度方向逐渐变细的锥度。从开口向贯穿孔(30)供给绝缘材料，以在贯穿孔(30)的内表面形成绝缘层(32)。从开口向形成有绝缘层(32)的贯穿孔(30)供给导电材料，以在绝缘层(32)的内侧形成导电部(44)。
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