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公开(公告)号：CN104050998B
公开(公告)日：2019-09-03
申请号：CN201410096590.2
申请日：2014-03-14
申请人： 科洛斯巴股份有限公司
摘要： 本文描述了一种非易失性存储器架构，其具有为存储系统提供低写放大的写和重写能力。通过示例的方式公开了一种存储器阵列，其包括双端存储单元块和子块。该双端存储单元可被直接重写。在一些实施方式中促进了低至1的写放大值。此外，存储器阵列可具有输入输出复用器配置，从而降低了存储操作期间存储器架构的潜通路电流。
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公开(公告)号：CN104050998A
公开(公告)日：2014-09-17
申请号：CN201410096590.2
申请日：2014-03-14
申请人： 科洛斯巴股份有限公司
摘要： 本文描述了一种非易失性存储器架构，其具有为存储系统提供低写放大的写和重写能力。通过示例的方式公开了一种存储器阵列，其包括双端存储单元块和子块。该双端存储单元可被直接重写。在一些实施方式中促进了低至1的写放大值。此外，存储器阵列可具有输入输出复用器配置，从而降低了存储操作期间存储器架构的潜通路电流。
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公开(公告)号：CN105304132A
公开(公告)日：2016-02-03
申请号：CN201510401832.9
申请日：2015-07-09
申请人： 科洛斯巴股份有限公司
CPC分类号： G11C13/0038 , G11C13/003 , G11C13/004 , G11C13/0069 , G11C13/0097 , G11C14/00 , G11C14/0045 , G11C2213/53 , G11C2213/79
摘要： 提供了使用一个或多个易失性元件的非易失性存储器装置。在一些实施例中，所述非易失性存储器装置可以包括电阻型双端选择器，其可以根据被施加的电压而在低电阻状态或高电阻状态中。除了电容器或作为电容器的晶体管之外，也可以包括MOS(“金属氧化物半导体”)晶体管。电容器的第一端子可以连接到电压源，并且电容器的第二端子可以连接到选择器装置。NMOS晶体管的浮置栅极可以连接到选择器装置的另一侧，并且第二NMOS晶体管可以与第一NMOS晶体管串联。
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公开(公告)号：CN103871462A
公开(公告)日：2014-06-18
申请号：CN201310566574.0
申请日：2013-11-14
申请人： 科洛斯巴股份有限公司
IPC分类号： G11C11/56
CPC分类号： G11C7/12 , G11C5/12 , G11C7/062 , G11C11/02 , G11C11/1673 , G11C11/2297 , G11C11/34 , G11C13/0004 , G11C13/0007 , G11C13/0023 , G11C13/0026 , G11C13/0028 , G11C13/0038 , G11C13/004 , G11C13/0061 , G11C13/0069 , G11C2013/0054 , G11C2213/78 , Y10T29/41
摘要： 本发明具体涉及电阻型随机存取存储器的均衡及感测，提供了一种可以结合存储器操作来减轻潜通路电流的两端存储器架构。通过举例，可以应用电压模拟机制来将所述存储器架构的未被选定的位线动态地驱动至由选定的位线所观测得到的电压。根据这些方面，还可以将所述被选定的位线所观测到的变化施加给所述未被选定的位线。这样可以有助于减少或避免在所述被选定位线与所述未被选定的位线之间的电压差，从而减少或避免在所述存储器架构的各个位线之间的潜通路电流。此外，根据本发明的其他方面，提供基于输入/输出的配置来促进潜通路电流的减少。
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公开(公告)号：CN111433851A
公开(公告)日：2020-07-17
申请号：CN201880077581.5
申请日：2018-09-28
申请人： 科洛斯巴股份有限公司
摘要： 本文中提供一种运算存储器架构。非易失性存储器架构可包括：电阻性随机存取存储器阵列，包括多组位线和多个字线；第一数据接口，用于从外部装置接收数据以及将数据输出到外部装置；以及第二数据接口，用于将数据输出到外部装置。非易失性存储器架构也可以包括可编程处理元件，所述可编程处理元件与所述电阻性随机存取存储器阵列的多组位线的相应的位线组连接，并且连接至数据接口。可编程处理元件被配置成经由所述相应的位线组从电阻性随机存取存储器阵列中接收储存数据或经由数据接口从外部装置中接收外部数据，并且对外部数据或储存数据执行逻辑或数学算法并且产生已处理数据。
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公开(公告)号：CN103871462B
公开(公告)日：2018-06-19
申请号：CN201310566574.0
申请日：2013-11-14
申请人： 科洛斯巴股份有限公司
IPC分类号： G11C11/56
CPC分类号： G11C7/12 , G11C5/12 , G11C7/062 , G11C11/02 , G11C11/1673 , G11C11/2297 , G11C11/34 , G11C13/0004 , G11C13/0007 , G11C13/0023 , G11C13/0026 , G11C13/0028 , G11C13/0038 , G11C13/004 , G11C13/0061 , G11C13/0069 , G11C2013/0054 , G11C2213/78 , Y10T29/41
摘要： 本发明具体涉及电阻型随机存取存储器的均衡及感测，提供了一种可以结合存储器操作来减轻潜通路电流的两端存储器架构。通过举例，可以应用电压模拟机制来将所述存储器架构的未被选定的位线动态地驱动至由选定的位线所观测得到的电压。根据这些方面，还可以将所述被选定的位线所观测到的变化施加给所述未被选定的位线。这样可以有助于减少或避免在所述被选定位线与所述未被选定的位线之间的电压差，从而减少或避免在所述存储器架构的各个位线之间的潜通路电流。此外，根据本发明的其他方面，提供基于输入/输出的配置来促进潜通路电流的减少。
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公开(公告)号：CN112309466A
公开(公告)日：2021-02-02
申请号：CN202010752604.7
申请日：2020-07-30
申请人： 科洛斯巴股份有限公司
发明人： H·纳扎里安
IPC分类号： G11C13/00
摘要： 本发明涉及具有选择和控制晶体管的电阻式随机访问存储器和架构。半导体设备包括存储设备，分别包括与控制晶体管串联的选择器晶体管和存储单元，其中该控制晶体管连接到该存储单元。半导体设备的控制线沿第一方向延伸，并且第一控制线连接到第一存储设备控制晶体管和第二存储设备控制晶体管。字线沿第一方向延伸，并且第一字线连接到第一存储设备选择器晶体管和第二存储设备选择器晶体管。位线在第二方向上延伸，第一位线连接到第一存储设备存储单元，第二位线连接到第二存储设备存储单元。源极线在第二方向上延伸，并且第一源极线连接到第一存储设备选择器晶体管和第二存储设备选择器晶体管。
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公开(公告)号：CN105304132B
公开(公告)日：2019-06-18
申请号：CN201510401832.9
申请日：2015-07-09
申请人： 科洛斯巴股份有限公司
CPC分类号： G11C13/0038 , G11C13/003 , G11C13/004 , G11C13/0069 , G11C13/0097 , G11C14/00 , G11C14/0045 , G11C2213/53 , G11C2213/79
摘要： 提供了使用一个或多个易失性元件的非易失性存储器装置。在一些实施例中，所述非易失性存储器装置可以包括电阻型双端选择器，其可以根据被施加的电压而在低电阻状态或高电阻状态中。除了电容器或作为电容器的晶体管之外，也可以包括MOS(“金属氧化物半导体”)晶体管。电容器的第一端子可以连接到电压源，并且电容器的第二端子可以连接到选择器装置。NMOS晶体管的浮置栅极可以连接到选择器装置的另一侧，并且第二NMOS晶体管可以与第一NMOS晶体管串联。
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公开(公告)号：CN105336366A
公开(公告)日：2016-02-17
申请号：CN201510090569.6
申请日：2015-02-28
申请人： 科洛斯巴股份有限公司
发明人： H·纳扎里安
IPC分类号： G11C16/06
摘要： 本发明提供包含并联晶体管和双端子开关器件的NAND阵列。通过示例的方式，本发明公开一种NAND阵列，其包括具有1晶体管─1双端子存储器器件(1T-1D)布局的存储器单元。该NAND阵列的存储器单元可以被排列为相对于彼此，从源极电气串联到漏极。此外，各个存储器单元可以包括与双端子存储器器件并联的晶体管元件。在一些实施例中，被激活的晶体管元件的电阻被选择为比该双端子存储器器件本质上较小，以及去激活的晶体管元件的电阻被选择为比双端子存储器器件本质上较高。因此，通过激活或去激活该晶体管元件，施加到该存储器单元的信号可分别被短路而略过该双端子存储器器件或被导引而通过该双端子存储器器件。
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公开(公告)号：CN103828238A
公开(公告)日：2014-05-28
申请号：CN201280047809.9
申请日：2012-07-27
申请人： 科洛斯巴股份有限公司
IPC分类号： H03K19/173 , G11C13/00
CPC分类号： G11C13/0007 , H03K19/02 , H03K19/17728
摘要： 本发明提供一种使用电阻型随机存取存储器（RRAM）技术的现场可编程门阵列（FPGA）。通过例示，该FPGA可以包括开关块互连件，该开关块互连件具有与垂直的信号输出线相交叉的平行信号输入线。RRAM存储单元可以形成在信号输入线与信号输出线的相应交点处。该RRAM存储单元可以包括分压器，该分压器包括被布置成横跨FPGA的VCC和VSS电串联的多个可编程电阻元件。该分压器的共同节点驱动传输门晶体管的栅极，该传输门晶体管被配置成对该交点进行激活和失活。所公开的RRAM存储器可以提供高的晶体管密度、高的逻辑利用率、快速的编程速度、辐射免疫、快的上电以及对于FPGA技术的显著益处。
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