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公开(公告)号：CN114253337A
公开(公告)日：2022-03-29
申请号：CN202111488303.9
申请日：2021-12-08
Applicant: 电子科技大学
IPC: G05F1/567
Abstract: 本发明公开了一种集成过温保护以及电阻修调保护功能的带隙基准电路，包括带隙基准主体电路、过温保护电路、电阻修调保护电路。主体电路把电源电压信号转换为稳定的带隙基准电压，并输出给过温保护电路；过温保护电路接收主体电路输出的带隙基准电压信号，该过温保护电路具有迟滞特性，可防止过温保护电路在温度临界点处因微小扰动而反复开启关断；带隙基准的电阻修调保护电路可以防止电路被修调高压信号击穿。
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公开(公告)号：CN111384154A
公开(公告)日：2020-07-07
申请号：CN202010241064.6
申请日：2020-03-31
Applicant: 电子科技大学
Abstract: 抗辐照双极器件，涉及电子器件技术。本发明包括半导体区、设置于半导体区上方的绝缘介质区和电极，所述半导体区包括设置于衬底内的基区、发射区、P+欧姆接触区，发射区和P+欧姆接触区之间的区域为间隔区；在绝缘介质区和半导体区上表面之间，还设置有厚度为20～80nm的抗辐照加固层，所述抗辐照加固层的材质包括二氧化硅；在抗辐照加固层的上表面和绝缘介质区上表面之间，设置有平行于超薄二氧化硅层的导电场板，并且导电场板在半导体区上表面的投影与发射区有重叠部分，导电场板在半导体区上表面的投影与间隔区有重叠部分，导电场板与发射区形成导电连接。本发明的双极晶体管器件在同样的辐射环境下，电流增益增加20％～30％。
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公开(公告)号：CN111293167A
公开(公告)日：2020-06-16
申请号：CN202010240884.3
申请日：2020-03-31
Applicant: 电子科技大学
Abstract: 抗辐照器件及制备方法，涉及电子器件技术。本发明的抗辐照器件包括辐照敏感氧化层及硅衬底，其特征在于，所述硅衬底和辐照敏感氧化层之间设置有超薄氧化层和正电荷抑制层，且按照硅衬底、超薄氧化层、正电荷抑制层、辐照敏感氧化层的顺序重叠设置。本发明通过削弱二氧化硅与硅界面处捕获的正电荷的电场，从而降低二氧化硅的表面态Dit，达到抗电离辐照的效果。
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公开(公告)号：CN111081761A
公开(公告)日：2020-04-28
申请号：CN201911294299.5
申请日：2019-12-16
Applicant: 电子科技大学
IPC: H01L29/06 , H01L29/423 , H01L29/51 , H01L23/552 , H01L29/78 , H01L21/28 , H01L21/336
Abstract: 一种具有抗辐射加固结构的低功耗晶体管器件，其特征在于，包括衬底，位于衬底之上的埋氧层，位于所述埋氧层之上的体硅层，位于所述体硅层之中、两侧的源区和漏区，位于体硅层之上的栅氧化层，位于所述栅氧化层之上的栅极叠层结构，所述栅极叠层结构自下而上依次为下极板金属层/铁电层/上极板金属层，或者自下而上依次为铁电层/上极板金属层。本发明晶体管器件通过在栅氧化层上制作栅极叠层结构，实现沟道电势大于外部栅极电压，突破热力学限制下的60mV/dec的亚阈值摆幅，降低工作电压从而降低器件的功耗，同时通过多次分步离子注入，获得与体硅层具有相同厚度的源漏结深，使源漏结与底部的埋氧层接触，提高了器件的抗单粒子辐照能力。
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Patent Agency Ranking
公开(公告)号：CN117010466A
公开(公告)日：2023-11-07
申请号：CN202310714956.7
申请日：2023-06-16
Applicant: 电子科技大学
IPC: G06N3/063 , G06N3/0464 , G11C13/00
Abstract: 本发明公开了一种适合在FPGA上实现的基于忆阻器的硬件卷积神经网络模型，涉及半导体集成电路和神经网络领域。所提出的卷积神经网络系统核心为忆阻器组成的卷积层和全连接层、忆阻器差分对电导与神经网络权重的映射方式、忆阻器的闭环编程方案、适用于FPGA的层间数据压缩方法、用以对系统进行进一步硬件加速的行缓存器等。本发明利用了忆阻器可实现多电阻态的特性，将卷积神经网络中的权重映射为忆阻器的电导，将卷积神经网络中的输入映射为忆阻器两端的电压，读取流经忆阻器的电流即可得到卷积层和全连接层运算之后的结果；在层间数据的传输上，设计了一种适合在FPGA中运行的高效数据压缩方法并证明了方法的可行性。此外采用了行缓存器结构对硬件神经网络进行进一步的硬件加速。相较于传统的卷积神经网络，本发明提出的网络可基于硬件实现，充分利用了忆阻器的多电阻态特性，具有功耗低、效率高、集成度高、与CMOS工艺兼容性好等优点。
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公开(公告)号：CN110098251A
公开(公告)日：2019-08-06
申请号：CN201910298714.8
申请日：2019-04-15
Applicant: 电子科技大学
IPC: H01L29/423 , H01L29/78 , H01L21/336 , G01N27/414
Abstract: 本发明提供一种新型ISFET器件及其制备方法，属于电子器件技术领域。本发明中设计的新型ISFET与传统ISFET不同的是，首先构建了新的FinFET结构，即设计了位于Fin结构两侧且对称的、沟槽状的第一栅极叠层和第二栅极叠层，栅极叠层和栅介质层共同构成了前栅，由两个前栅和一个背栅来共同控制沟道，使得其栅极的控制能力很强，其次由于负电容结构的存在，通过电压放大效应可以提高器件的灵敏度，其次还可以实现低于60mV/dec的亚阈值摆幅，实现低功耗的要求。
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公开(公告)号：CN119545776A
公开(公告)日：2025-02-28
申请号：CN202411725928.6
申请日：2024-11-28
Applicant: 电子科技大学
IPC: H10B10/00 , H10B53/30 , H01L23/552
Abstract: 非易失高抗单粒子的配置存储器单元，涉及集成电路技术。本发明包括组成4级DICE结构的8个MOS管、选通MOS管和PL板线，其特征在于，在DICE结构的4个节点中，至少有两个节点作为铁电连接节点，所述铁电连接节点是指通过铁电电容连接到PL板线的节点。本发明采用DICE结构加上铁电电容能够构成非易失的FPGA，从而相比SRAM型FPGA，省去了外部配置存储器，简化了系统，大幅增加非易失FPGA的抗单粒子能力。
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公开(公告)号：CN116911235B
公开(公告)日：2023-12-22
申请号：CN202311176930.8
申请日：2023-09-13
Applicant: 电子科技大学
IPC: G06F30/367 , H03M1/46 , H03M1/12 , H03K19/0185
Abstract: 本发明公开了一种过采样自举开关隔离驱动采样保持电路，属于模拟集成电路设计领域。对模拟信号的采样，是从模拟信号转换到数字信号的关键一步，对模拟信号采样的精确程度将直接影响后续数字编码的准确性。本发明基于栅压自举开关电路，提出一种过采样自举开关隔离驱动采样保持电路，通过运放隔离输入信号与控制信号的相互影响，以此来达到提高采样精度的目的。
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