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公开(公告)号：CN113055403A
公开(公告)日：2021-06-29
申请号：CN202110360755.2
申请日：2021-04-02
Applicant: 电信科学技术第五研究所有限公司
Abstract: 本发明公开了一种线速保序方法，应用于基于FPGA的IP设备，包括：IP设备对进入的报文进行递增编号并将其附加在报文首部的控制头里；识别加解扰之后的报文编号，并将报文写入已编号的RAM缓存空间中，刷新块状态缓存RAM为有效；连续预取包含多个块状态的缓存RAM，判断多个块状态的缓存RAM是否有效；若有效，则往读指令FIFO指令写入缓存RAM中当前有效的编号的读数据块指令，同时读取一个包含新块状态的缓存RAM，放入第一乒乓寄存器列表的最后，其余的寄存器数据依次前移。本发明减少了读块状态信息的总体延迟，极大的提高了处理效率，极大地优化了时序，简化超时序号的处理。
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公开(公告)号：CN120090945A
公开(公告)日：2025-06-03
申请号：CN202510246689.4
申请日：2025-03-04
Applicant: 电信科学技术第五研究所有限公司
IPC: H04L41/147 , H04L41/16 , H04L41/142 , H04L41/40 , H04L49/201 , H04L49/00
Abstract: 本发明提供了一种支持组播的TST数字交换网络矩阵的实现方法，涉及通信处理技术领域；本发明通过数学模型推导得到T1矩阵和组播空分交叉选择器值，实现对组播TST交换网络的数字组播交换网络支持。方法包括将TST交换网络转化为数学模型，判断是否为组播网络，对比输入输出矩阵确定组播元素，替换组播元素，排序输出矩阵得到S矩阵，以及推导T1矩阵和空分交叉选择器值；本发明支持单播和组播TST交换网络，通过列优先排列算法和机器学习算法优化网络流量预测和资源分配，提高网络效率和灵活性。此外，通过网络功能虚拟化技术，将数学模型运行在通用服务器上，减少专用芯片依赖，缩小电路体积，增强系统灵活性。
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Patent Agency Ranking
公开(公告)号：CN108733617A
公开(公告)日：2018-11-02
申请号：CN201810467263.1
申请日：2018-09-20
Applicant: 电信科学技术第五研究所有限公司
IPC: G06F15/173
Abstract: 本发明提供了一种Fibre channel 64位并行加扰解扰器的FPGA实现方法。包括加扰实现方法及解扰实现方法。所述加扰实现方法是利用一个异或树和一个延迟单元实现64路并行的加扰。所述解扰实现方法是利用一个异或树和一个延迟单元实现64路并行的解扰。本发明提供了一种更高并行度的FPGA实现方案加扰实现方案：该方案采用一个异或树和一延迟单元实现64路并行的加扰。采用一个异或树和一延迟单元实现64路并行的解扰。本发明能更好的适应Fibre channel通信中高速率的要求。
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公开(公告)号：CN119696733A
公开(公告)日：2025-03-25
申请号：CN202411970970.4
申请日：2024-12-30
Applicant: 电信科学技术第五研究所有限公司
Abstract: 本发明公开了一种基于FlexE的速率变换方法及装置，基于FlexE的速率变换方法先获取下游反压信号和预设输出时隙数量；再根据输入时隙数量和输出时隙数量范围确定输出许可；然后，根据输出许可、下游反压信号、输入时隙数量、待输出时隙数量和预设输出时隙数量刷新待输出时隙数量；再根据输出许可、下游反压信号、输入时隙数量、待输出时隙数量、最大输出时隙数量及预设输出时隙数量读入时隙数据和输出相应位宽的时隙数据，从而实现任意速率的变速功能，提高客户带宽选择的灵活性，同时由于对输出时隙数据采用两级组装方式，可避免设计代码繁冗，并且在采用FPGA实现时可明显减小时序压力。
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公开(公告)号：CN113055403B
公开(公告)日：2022-06-17
申请号：CN202110360755.2
申请日：2021-04-02
Applicant: 电信科学技术第五研究所有限公司
Abstract: 本发明公开了一种线速保序方法，应用于基于FPGA的IP设备，包括：IP设备对进入的报文进行递增编号并将其附加在报文首部的控制头里；识别加解扰之后的报文编号，并将报文写入已编号的RAM缓存空间中，刷新块状态缓存RAM为有效；连续预取包含多个块状态的缓存RAM，判断多个块状态的缓存RAM是否有效；若有效，则往读指令FIFO指令写入缓存RAM中当前有效的编号的读数据块指令，同时读取一个包含新块状态的缓存RAM，放入第一乒乓寄存器列表的最后，其余的寄存器数据依次前移。本发明减少了读块状态信息的总体延迟，极大的提高了处理效率，极大地优化了时序，简化超时序号的处理。
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公开(公告)号：CN111917780A
公开(公告)日：2020-11-10
申请号：CN202010775750.1
申请日：2020-08-05
Applicant: 电信科学技术第五研究所有限公司
IPC: H04L29/06
Abstract: 本发明公开了一种基于FPGA的TOE数据拼接系统及方法，通过比较数据报文信息与缓存数据块信息，将数据报文与缓存数据块拼接成新的数据块。本发明利用FPGA大规模逻辑资源和并行处理的优点，结合大规模链接下的数据拼接处理，提高了TOE对于丢包、重复、乱序报文的处理效率，提升网络适应性；此外，针对概率很低的完全覆盖拼接则采用重传的方式，降低设计难度的同时保证了拼接效率。
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公开(公告)号：CN108733617B
公开(公告)日：2020-09-18
申请号：CN201810467263.1
申请日：2018-09-20
Applicant: 电信科学技术第五研究所有限公司
IPC: G06F15/173
Abstract: 本发明提供了一种Fibre channel 64位并行加扰解扰器的FPGA实现方法。包括加扰实现方法及解扰实现方法。所述加扰实现方法是利用一个异或树和一个延迟单元实现64路并行的加扰。所述解扰实现方法是利用一个异或树和一个延迟单元实现64路并行的解扰。本发明提供了一种更高并行度的FPGA实现方案加扰实现方案：该方案采用一个异或树和一延迟单元实现64路并行的加扰。采用一个异或树和一延迟单元实现64路并行的解扰。本发明能更好的适应Fibre channel通信中高速率的要求。
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