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公开(公告)号：CN115510918A
公开(公告)日：2022-12-23
申请号：CN202211246116.4
申请日：2022-10-12
Applicant: 电信科学技术第五研究所有限公司
Abstract: 本发明提供一种自适应信号波形识别方法、介质及装置，该方法分为信号波形定位与信号波形识别两部分。信号波形定位使用带规则的中心扩散算法将所有待识别的波形片段较为精确的筛选出来，之后根据筛选出的待识别波形的大小以及形态对先验波形模板进行自适应调整，然后对待识别波形和自适应调整后的波形模板进行插值并重采样，再将重采样后的波形进行峰值中心校准、正值化和再平衡处理以消除波形位置所带来的系统误差；波形识别则将波形数据视为概率将其变换以满足概率所需的三条公理，并使用KL散度度量概率化后的波形数据和模板数据的分布差异，以此识别待测波形的波形型号。本发明可以直接对传感器采集的波形数据进行识别并输出波形的相关参数。
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公开(公告)号：CN115481660A
公开(公告)日：2022-12-16
申请号：CN202211078184.4
申请日：2022-09-05
Applicant: 电信科学技术第五研究所有限公司
Abstract: 本发明公开了一种多级特征压缩的跳频信号特征提取方法。本发明具有较强的抗噪和抗干扰能力，当信号较弱时依然具有较好的效果。因一个周期内的跳频信号常常存在不同调制方式、信号强弱不同的情况，且在复杂电磁环境下，噪声和干扰会对信号参数计算影响严重，传统单一阈值的特征提取方式并不适用，阈值过低则会引入噪声，阈值过高则导致信号残缺或遗漏；而本发明使用分段滤波的方式，多层次的进行特征提取，在保证信号特征完整提取的情况下，对特征进行清洗与整合，并进行参数计算，鲁棒性更强。
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公开(公告)号：CN108965191B
公开(公告)日：2020-04-21
申请号：CN201810768033.9
申请日：2018-07-13
Applicant: 电信科学技术第五研究所有限公司
IPC: H04L27/26
Abstract: 本发明公开了一种PRACH基带信号生成的实现结构及实现方法，该结构为FPGA结构，包括DFT实现结构和IDFT实现结构，DFT实现结构包括包括只读存储器ROM1、ROM2和ROM3，相位一索引号计算模块、相位二索引号计算模块、加法器一、求模模块和乘法器，只读存储器ROM1、ROM2和ROM3的输入均为读地址；IDFT实现结构包括使能模块、只读存储器次ROM1和次ROM2、次相位一索引号计算模块、次相位二索引号计算模块、次乘法器一、IFFT运算模块和次乘法器二，使能模块包括计数器2和随机存储器RAM，RAM、次ROM1和次ROM2的输入均为读地址。本发明DFT计算时充分利用ZC序列的特殊性，IDFT计算时充分利用其输入信号存在大量零值的特点，简化信号生成过程中DFT和IDFT的计算，进而简化整个信号生成过程。
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公开(公告)号：CN108965191A
公开(公告)日：2018-12-07
申请号：CN201810768033.9
申请日：2018-07-13
Applicant: 电信科学技术第五研究所有限公司
IPC: H04L27/26
Abstract: 本发明公开了一种PRACH基带信号生成的实现结构及实现方法，该结构为FPGA结构，包括DFT实现结构和IDFT实现结构，DFT实现结构包括包括只读存储器ROM1、ROM2和ROM3，相位一索引号计算模块、相位二索引号计算模块、加法器一、求模模块和乘法器，只读存储器ROM1、ROM2和ROM3的输入均为读地址；IDFT实现结构包括使能模块、只读存储器次ROM1和次ROM2、次相位一索引号计算模块、次相位二索引号计算模块、次乘法器一、IFFT运算模块和次乘法器二，使能模块包括计数器2和随机存储器RAM，RAM、次ROM1和次ROM2的输入均为读地址。本发明DFT计算时充分利用ZC序列的特殊性，IDFT计算时充分利用其输入信号存在大量零值的特点，简化信号生成过程中DFT和IDFT的计算，进而简化整个信号生成过程。
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Patent Agency Ranking
公开(公告)号：CN114745286A
公开(公告)日：2022-07-12
申请号：CN202210394530.3
申请日：2022-04-13
Applicant: 电信科学技术第五研究所有限公司
Abstract: 本发明公开了一种基于知识图谱技术面向动态网络智能网络态势感知系统，包括态势感知节点、网络态势感知融合中心和网络态势感知应用。本发明提出一种基于知识图谱技术面向5G动态网络智能网络态势感知系统，解决5G通信时代智能化的灵动动态网络时代，掌控传送网承载网络分布、各类型子网交织关系、网络流量走向、网络负载、网络路径以及网元实体信息等整体网络态势感知，满足建设优化、运营维护、网络安全和网络监管急需的多视角可视化动态感知的网络图谱知识信息。
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公开(公告)号：CN108933752B
公开(公告)日：2020-04-17
申请号：CN201810768159.6
申请日：2018-07-13
Applicant: 电信科学技术第五研究所有限公司
IPC: H04L27/26
Abstract: 本发明公开了一种PRACH基带信号的IDFT实现结构及实现方法，该结构为现场可编程门阵列FPGA结构，包括使能模块、只读存储器ROM1和ROM2、相位一索引号计算模块、相位二索引号计算模块、乘法器一、IFFT运算模块和乘法器二，使能模块包括计数器2和随机存储器RAM，计数器2的输出端与RAM的输入端连接，相位一索引号计算模块的输出端与ROM1的输入端连接，相位二索引号计算模块的输出端与ROM2的输入端连接，乘法器一的输入为使能模块的输出和ROM1的输出，乘法器一的输出端与IFFT运算模块的输入端连接，乘法器二的输入为IFFT的输出和ROM2的输出；RAM、ROM1和ROM2的输入均为读地址。本发明充分利用其输入信号存在大量零值的特点，简化信号生成过程中IDFT的计算，进而简化整个信号生成过程。
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公开(公告)号：CN108809883A
公开(公告)日：2018-11-13
申请号：CN201810768032.4
申请日：2018-07-13
Applicant: 电信科学技术第五研究所有限公司
IPC: H04L27/26
Abstract: 本发明公开了一种PRACH基带信号的DFT实现结构及实现方法，该结构为现场可编程门阵列FPGA结构，包括ROM1、ROM2和ROM3，相位一索引号计算模块、相位二索引号计算模块、加法器一、求模模块和乘法器，ROM1的输出端分别与相位一索引号计算模块和ROM3的输入端连接，加法器一的输入为相位一索引号计算模块和相位二索引号计算模块的输出，加法器一的输出端与求模模块的输入端连接，求模模块的输出端与ROM2的输入端连接，乘法器的输入为ROM2和ROM3的输出；ROM1、ROM2和ROM3分别用于存储1/umodNZC、和Xu(0)的值，相位一索引号计算模块和相位二索引号计算模块分别用于计算z(k)和序列的相位索引号。本发明充分利用ZC序列的特殊性，简化了信号生成过程中DFT的计算，进而简化整个信号生成过程。
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公开(公告)号：CN108733617A
公开(公告)日：2018-11-02
申请号：CN201810467263.1
申请日：2018-09-20
Applicant: 电信科学技术第五研究所有限公司
IPC: G06F15/173
Abstract: 本发明提供了一种Fibre channel 64位并行加扰解扰器的FPGA实现方法。包括加扰实现方法及解扰实现方法。所述加扰实现方法是利用一个异或树和一个延迟单元实现64路并行的加扰。所述解扰实现方法是利用一个异或树和一个延迟单元实现64路并行的解扰。本发明提供了一种更高并行度的FPGA实现方案加扰实现方案：该方案采用一个异或树和一延迟单元实现64路并行的加扰。采用一个异或树和一延迟单元实现64路并行的解扰。本发明能更好的适应Fibre channel通信中高速率的要求。
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公开(公告)号：CN108733617B
公开(公告)日：2020-09-18
申请号：CN201810467263.1
申请日：2018-09-20
Applicant: 电信科学技术第五研究所有限公司
IPC: G06F15/173
Abstract: 本发明提供了一种Fibre channel 64位并行加扰解扰器的FPGA实现方法。包括加扰实现方法及解扰实现方法。所述加扰实现方法是利用一个异或树和一个延迟单元实现64路并行的加扰。所述解扰实现方法是利用一个异或树和一个延迟单元实现64路并行的解扰。本发明提供了一种更高并行度的FPGA实现方案加扰实现方案：该方案采用一个异或树和一延迟单元实现64路并行的加扰。采用一个异或树和一延迟单元实现64路并行的解扰。本发明能更好的适应Fibre channel通信中高速率的要求。
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