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公开(公告)号：CN110658988A
公开(公告)日：2020-01-07
申请号：CN201910548857.X
申请日：2019-06-24
Applicant: 瑞萨电子株式会社
Abstract: 本申请涉及半导体器件、控制系统和半导体器件的控制方法。半导体器件包括第一CPU和第二CPU、用于控制侦听操作的第一SPU和第二SPU、支持功能安全标准的ASIL D的控制器以及存储器。当软件锁定步骤未被执行时，控制器向第一SPU和第二SPU设置允许侦听操作。当软件锁定步骤被执行时，控制器向第一SPU和第二SPU设置禁止侦听操作。第一CPU执行用于软件锁定步骤的第一软件，并将执行结果写入存储器的第一区域。第二CPU执行用于软件锁定步骤的第二软件，并将执行结果写入存储器的第二区域。将写入第一区域的执行结果与写入第二区域的执行结果进行比较。
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公开(公告)号：CN110658988B
公开(公告)日：2023-08-11
申请号：CN201910548857.X
申请日：2019-06-24
Applicant: 瑞萨电子株式会社
Abstract: 本申请涉及半导体器件、控制系统和半导体器件的控制方法。半导体器件包括第一CPU和第二CPU、用于控制侦听操作的第一SPU和第二SPU、支持功能安全标准的ASIL D的控制器以及存储器。当软件锁定步骤未被执行时，控制器向第一SPU和第二SPU设置允许侦听操作。当软件锁定步骤被执行时，控制器向第一SPU和第二SPU设置禁止侦听操作。第一CPU执行用于软件锁定步骤的第一软件，并将执行结果写入存储器的第一区域。第二CPU执行用于软件锁定步骤的第二软件，并将执行结果写入存储器的第二区域。将写入第一区域的执行结果与写入第二区域的执行结果进行比较。
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Patent Agency Ranking
公开(公告)号：CN110633232A
公开(公告)日：2019-12-31
申请号：CN201910531773.5
申请日：2019-06-19
Applicant: 瑞萨电子株式会社
IPC: G06F13/16 , G06F13/362
Abstract: 本公开的实施例涉及半导体器件和总线生成器。即使在各种条件下，也可以消除请求在总线上的停留，并且还可以提高存储器效率。主设备A、主设备B和主设备X中的每个主设备发布对存储器的访问请求。存储器控制器通过总线接收访问请求。中央总线控制单元通过向主设备授予对存储器的访问权限来控制向存储器控制器输出由主设备发布的访问请求。中央总线控制单元基于授予访问权限的主设备所发布的访问请求的访问大小来管理可以授予的权限的数目，该权限的数目指示可以授予的访问权限的数目，以及在可以授予的权限数目的范围内执行访问权限的授予。
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公开(公告)号：CN110633232B
公开(公告)日：2024-12-31
申请号：CN201910531773.5
申请日：2019-06-19
Applicant: 瑞萨电子株式会社
IPC: G06F13/16 , G06F13/362
Abstract: 本公开的实施例涉及半导体器件和总线生成器。即使在各种条件下，也可以消除请求在总线上的停留，并且还可以提高存储器效率。主设备A、主设备B和主设备X中的每个主设备发布对存储器的访问请求。存储器控制器通过总线接收访问请求。中央总线控制单元通过向主设备授予对存储器的访问权限来控制向存储器控制器输出由主设备发布的访问请求。中央总线控制单元基于授予访问权限的主设备所发布的访问请求的访问大小来管理可以授予的权限的数目，该权限的数目指示可以授予的访问权限的数目，以及在可以授予的权限数目的范围内执行访问权限的授予。
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公开(公告)号：CN116774947A
公开(公告)日：2023-09-19
申请号：CN202310957401.5
申请日：2019-06-24
Applicant: 瑞萨电子株式会社
IPC: G06F3/06 , G06F11/10 , G06F11/16 , G06F12/06 , G06F12/0815 , G06F12/0831 , G06F12/084 , G06F12/0842 , G06F12/14
Abstract: 本申请涉及半导体器件、控制系统和半导体器件的控制方法。半导体器件包括第一CPU和第二CPU、用于控制侦听操作的第一SPU和第二SPU、支持功能安全标准的ASIL D的控制器以及存储器。当软件锁定步骤未被执行时，控制器向第一SPU和第二SPU设置允许侦听操作。当软件锁定步骤被执行时，控制器向第一SPU和第二SPU设置禁止侦听操作。第一CPU执行用于软件锁定步骤的第一软件，并将执行结果写入存储器的第一区域。第二CPU执行用于软件锁定步骤的第二软件，并将执行结果写入存储器的第二区域。将写入第一区域的执行结果与写入第二区域的执行结果进行比较。
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公开(公告)号：CN113641116A
公开(公告)日：2021-11-12
申请号：CN202110389475.4
申请日：2021-04-12
Applicant: 瑞萨电子株式会社
IPC: G05B19/042
Abstract: 本公开涉及一种半导体装置和使用该半导体装置的系统。该半导体装置具有定时器单元和处理单元。定时器单元包括二进制计数器和第一转换器。第一转换器将从二进制计数器输出的第一计数值转换为格雷码以作为第一格雷码数据输出。处理单元包括第一同步器和故障检测单元，第一同步器与系统时钟信号同步地捕获从定时器单元传输的第一格雷码数据，并且输出所捕获的第一格雷码数据作为第二格雷码数据，故障检测单元基于从定时器单元传输的第一格雷码数据来生成用于故障检测的数据，并且将基于第二格雷码数据的第二计数值与基于用于故障检测的数据的第三计数值进行比较。
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公开(公告)号：CN110633231A
公开(公告)日：2019-12-31
申请号：CN201910480424.5
申请日：2019-06-04
Applicant: 瑞萨电子株式会社
IPC: G06F13/16 , G06F13/362
Abstract: 本公开的实施例涉及半导体器件和总线生成器。主设备向存储器发出访问请求。存储器控制器经由总线接收访问请求。访问控制单元通过授予访问权限来控制由主设备发出的访问请求到存储器控制器的输出。访问控制单元根据授予的访问权限被使用的概率，基于等于或大于0且小于1的权重来管理指示访问权限可以被授予的次数的可授予权限次数，并且在可授予权限次数的范围内授予访问权限。
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