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公开(公告)号：CN104375970B
公开(公告)日：2017-08-29
申请号：CN201410583551.5
申请日：2010-09-09
Applicant: 瑞萨电子株式会社
CPC classification number: G11C11/4093 , G06F13/4072 , G06F2213/0038 , G11C7/1006 , G11C7/1051 , G11C7/1057 , G11C7/1066 , G11C7/1078 , G11C7/1084 , G11C7/1093 , G11C7/22 , G11C11/4096 , H03K19/0005 , Y02D10/14 , Y02D10/151
Abstract: 提供了一种根据本发明的示例性方面的半导体集成电路，包括：数据发送电路，该数据发送电路通过多条信号线并行地发送数据；以及数据接收电路，该数据接收电路接收数据。数据发送电路包括：多个数据输出电路，该多个数据输出电路在数据发送模式下输出数据，或者在高阻抗(HiZ)模式下将输出设定成高阻抗状态；多个数据选择电路，该多个数据选择电路选择数据和固定数据中的一个，并且将所选择的数据输出到数据输出电路；以及控制电路，在将模式从HiZ模式切换成数据发送模式时的时间与数据输出电路开始输出数据时的时间之间的时段期间，该控制电路控制数据输出电路来输出固定数据。
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公开(公告)号：CN108415505B
公开(公告)日：2020-06-19
申请号：CN201810208414.1
申请日：2013-08-19
Applicant: 瑞萨电子株式会社
Abstract: 本发明公开了一种差动输出电路及半导体器件。一种可使用较低耐压的晶体管来实现高可靠性的电路。该电路包括：由分别接收互为反相的输入信号(IN、INB)的第1及第2晶体管(MN1、MN2)构成的差动对；分别与第1及第2晶体管级联且与第1及第2晶体管为同一导电型的第3及第4晶体管(MN3、MN4)；与第3及第4晶体管各自的漏极连接的第1及第2输出端子(OUTB、OUT)；以及将第1及第2输出端子各自电位的中间电位进行分压并供给至第3及第4晶体管的栅极的分压电路(10)。
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公开(公告)号：CN104113321B
公开(公告)日：2017-08-29
申请号：CN201410260671.1
申请日：2010-09-08
Applicant: 瑞萨电子株式会社
IPC: H03K19/00 , H03K19/0175
CPC classification number: G11C11/4074 , G11C7/02 , G11C7/22 , G11C11/419 , H03K19/0005 , H03K19/017545
Abstract: 提供了一种根据本发明的示例性方面的半导体集成电路，包括：第一收发机和第二收发机，该第一收发机和第二收发机通过信号线执行数据的发送和接收。第一收发机包括：第一终端电路，该第一终端电路包括第一电阻器和第一开关，该第一电阻器被设置在第一电源端子和信号线之间，第一开关控制流过第一电阻器的电流被导通和截止；以及控制电路，该控制电路将第一控制信号输出到第一终端电路，使得当第一收发机接收数据时第一开关被接通，当第一收发机发送数据时第一开关被断开，并且当第一收发机在接收数据之后进一步接收另一数据时，在接收到数据之后的第一预定时段期间第一开关持续接通。
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公开(公告)号：CN102012875B
公开(公告)日：2014-07-09
申请号：CN201010279144.7
申请日：2010-09-08
Applicant: 瑞萨电子株式会社
CPC classification number: G11C11/4074 , G11C7/02 , G11C7/22 , G11C11/419 , H03K19/0005 , H03K19/017545
Abstract: 提供了一种根据本发明的示例性方面的半导体集成电路，包括：第一收发机和第二收发机，该第一收发机和第二收发机通过信号线执行数据的发送和接收。第一收发机包括：第一终端电路，该第一终端电路包括第一电阻器和第一开关，该第一电阻器被设置在第一电源端子和信号线之间，第一开关控制流过第一电阻器的电流被导通和截止；以及控制电路，该控制电路将第一控制信号输出到第一终端电路，使得当第一收发机接收数据时第一开关被接通，当第一收发机发送数据时第一开关被断开，并且当第一收发机在接收数据之后进一步接收另一数据时，在接收到数据之后的第一预定时段期间第一开关持续接通。
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公开(公告)号：CN103684294A
公开(公告)日：2014-03-26
申请号：CN201310364400.6
申请日：2013-08-19
Applicant: 瑞萨电子株式会社
IPC: H03F3/45
CPC classification number: G05F3/205 , G05F3/24 , H01L27/0207 , H01L27/0629 , H01L29/0653 , H03F1/523 , H03F3/45179 , H03F3/45188 , H03F3/45632 , H04L25/0272 , H04L25/028
Abstract: 本发明公开了一种差动输出电路及半导体器件。一种可使用较低耐压的晶体管来实现高可靠性的电路。该电路包括：由分别接收互为反相的输入信号(IN、INB)的第1及第2晶体管(MN1、MN2)构成的差动对；分别与第1及第2晶体管级联且与第1及第2晶体管为同一导电型的第3及第4晶体管(MN3、MN4)；与第3及第4晶体管各自的漏极连接的第1及第2输出端子(OUTB、OUT)；以及将第1及第2输出端子各自电位的中间电位进行分压并供给至第3及第4晶体管的栅极的分压电路(10)。
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Patent Agency Ranking
公开(公告)号：CN108415505A
公开(公告)日：2018-08-17
申请号：CN201810208414.1
申请日：2013-08-19
Applicant: 瑞萨电子株式会社
CPC classification number: G05F3/205 , G05F3/24 , H01L27/0207 , H01L27/0629 , H01L29/0653 , H03F1/523 , H03F3/45179 , H03F3/45188 , H03F3/45632 , H04L25/0272 , H04L25/028
Abstract: 本发明公开了一种差动输出电路及半导体器件。一种可使用较低耐压的晶体管来实现高可靠性的电路。该电路包括：由分别接收互为反相的输入信号(IN、INB)的第1及第2晶体管(MN1、MN2)构成的差动对；分别与第1及第2晶体管级联且与第1及第2晶体管为同一导电型的第3及第4晶体管(MN3、MN4)；与第3及第4晶体管各自的漏极连接的第1及第2输出端子(OUTB、OUT)；以及将第1及第2输出端子各自电位的中间电位进行分压并供给至第3及第4晶体管的栅极的分压电路(10)。
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公开(公告)号：CN103684294B
公开(公告)日：2018-04-13
申请号：CN201310364400.6
申请日：2013-08-19
Applicant: 瑞萨电子株式会社
IPC: H03F3/45
CPC classification number: G05F3/205 , G05F3/24 , H01L27/0207 , H01L27/0629 , H01L29/0653 , H03F1/523 , H03F3/45179 , H03F3/45188 , H03F3/45632 , H04L25/0272 , H04L25/028
Abstract: 本发明公开了一种差动输出电路及半导体器件。一种可使用较低耐压的晶体管来实现高可靠性的电路。该电路包括：由分别接收互为反相的输入信号(IN、INB)的第1及第2晶体管(MN1、MN2)构成的差动对；分别与第1及第2晶体管级联且与第1及第2晶体管为同一导电型的第3及第4晶体管(MN3、MN4)；与第3及第4晶体管各自的漏极连接的第1及第2输出端子(OUTB、OUT)；以及将第1及第2输出端子各自电位的中间电位进行分压并供给至第3及第4晶体管的栅极的分压电路(10)。
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公开(公告)号：CN102013269B
公开(公告)日：2014-09-10
申请号：CN201010279142.8
申请日：2010-09-08
Applicant: 瑞萨电子株式会社
CPC classification number: H03K19/00361 , G11C7/1006 , G11C14/0009 , H03K19/0005 , H03K19/00315
Abstract: 提供了一种根据本发明的示例性方面的半导体集成电路，包括：数据发送电路和数据接收电路，该数据接收电路接收从数据发送电路发送的数据。数据发送电路包括：数据输出电路，该数据输出电路输出数据，或者将输出设定成高阻抗状态；以及控制电路，该控制电路向数据输出电路输出控制信号，使得当数据发送电路发送数据时，数据输出电路输出数据，并且当数据发送电路在发送数据之后进一步发送另一数据时，在先前的数据发送之后的预定时段期间，数据输出电路保持输出在先前的数据发送中最后输出的数据。
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公开(公告)号：CN102013269A
公开(公告)日：2011-04-13
申请号：CN201010279142.8
申请日：2010-09-08
Applicant: 瑞萨电子株式会社
IPC: G11C11/40
CPC classification number: H03K19/00361 , G11C7/1006 , G11C14/0009 , H03K19/0005 , H03K19/00315
Abstract: 提供了一种根据本发明的示例性方面的半导体集成电路，包括：数据发送电路和数据接收电路，该数据接收电路接收从数据发送电路发送的数据。数据发送电路包括：数据输出电路，该数据输出电路输出数据，或者将输出设定成高阻抗状态；以及控制电路，该控制电路向数据输出电路输出控制信号，使得当数据发送电路发送数据时，数据输出电路输出数据，并且当数据发送电路在发送数据之后进一步发送另一数据时，在先前的数据发送之后的预定时段期间，数据输出电路保持输出在先前的数据发送中最后输出的数据。
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公开(公告)号：CN102012875A
公开(公告)日：2011-04-13
申请号：CN201010279144.7
申请日：2010-09-08
Applicant: 瑞萨电子株式会社
CPC classification number: G11C11/4074 , G11C7/02 , G11C7/22 , G11C11/419 , H03K19/0005 , H03K19/017545
Abstract: 提供了一种根据本发明的示例性方面的半导体集成电路，包括：第一收发机和第二收发机，该第一收发机和第二收发机通过信号线执行数据的发送和接收。第一收发机包括：第一终端电路，该第一终端电路包括第一电阻器和第一开关，该第一电阻器被设置在第一电源端子和信号线之间，第一开关控制流过第一电阻器的电流被导通和截止；以及控制电路，该控制电路将第一控制信号输出到第一终端电路，使得当第一收发机接收数据时第一开关被接通，当第一收发机发送数据时第一开关被断开，并且当第一收发机在接收数据之后进一步接收另一数据时，在接收到数据之后的第一预定时段期间第一开关持续接通。
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