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公开(公告)号：CN108563466B
公开(公告)日：2023-02-28
申请号：CN201810334254.5
申请日：2018-04-14
Applicant: 湖南跨线桥航天科技有限公司
IPC: G06F9/38
Abstract: 本发明涉及一种提高GPU使用率的跟踪流水处理方法。CPU遍历所有信号接收通道，将待跟踪通道划分为两组；CPU为跟踪处理分配跟踪处理线程，等待外部数据更新触发；当外部数据更新时，唤醒跟踪处理线程，CPU将当前数据传输至GPU，GPU进行数据搬移；GPU进行第0组通道相关累加处理，同时CPU进行第1组通道环路处理：GPU进行第1组通道相关累加处理，同时CPU进行第0组通道环路处理；GPU完成第1组通道的相关累加处理，唤醒跟踪处理线程，随后跟踪处理线程进入等待数据状态。本发明通过多通道信号跟踪处理分别在GPU与CPU进行二级流水处理，可以使得GPU与CPU处理并行，同时提高了GPU与CPU的使用率，提升了多通道信号跟踪处理的效率。
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公开(公告)号：CN108563466A
公开(公告)日：2018-09-21
申请号：CN201810334254.5
申请日：2018-04-14
Applicant: 湖南跨线桥航天科技有限公司
IPC: G06F9/38
Abstract: 本发明涉及一种提高GPU使用率的跟踪流水处理方法。CPU遍历所有信号接收通道，将待跟踪通道划分为两组；CPU为跟踪处理分配跟踪处理线程，等待外部数据更新触发；当外部数据更新时，唤醒跟踪处理线程，CPU将当前数据传输至GPU，GPU进行数据搬移；GPU进行第0组通道相关累加处理，同时CPU进行第1组通道环路处理：GPU进行第1组通道相关累加处理，同时CPU进行第0组通道环路处理；GPU完成第1组通道的相关累加处理，唤醒跟踪处理线程，随后跟踪处理线程进入等待数据状态。本发明通过多通道信号跟踪处理分别在GPU与CPU进行二级流水处理，可以使得GPU与CPU处理并行，同时提高了GPU与CPU的使用率，提升了多通道信号跟踪处理的效率。
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公开(公告)号：CN107870338A
公开(公告)日：2018-04-03
申请号：CN201711034857.5
申请日：2017-10-30
Applicant: 湖南跨线桥航天科技有限公司
Abstract: 本发明公开一种低处理频度的卫星导航软件接收机载波跟踪方法，本发明在载波跟踪环路的单个处理周期内，GPU同时完成多次预检测积累，并根据多个相关累加值估计出载波相位预测和多普勒频率误差；CPU将其作为Kalman滤波器的观测量并对预测值进行修正，经过环路滤波后配置下一周期GPU的相关累加参数，最终完成载波环路跟踪。相比传统载波跟踪算法，本发明能够在较低的处理频度下，保证载波环路跟踪的稳定性和精度。
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Patent Agency Ranking
公开(公告)号：CN107870338B
公开(公告)日：2018-12-04
申请号：CN201711034857.5
申请日：2017-10-30
Applicant: 湖南跨线桥航天科技有限公司
Abstract: 本发明公开一种低处理频度的卫星导航软件接收机载波跟踪方法，本发明在载波跟踪环路的单个处理周期内，GPU同时完成多次预检测积累，并根据多个相关累加值估计出载波相位预测和多普勒频率误差；CPU将其作为Kalman滤波器的观测量并对预测值进行修正，经过环路滤波后配置下一周期GPU的相关累加参数，最终完成载波环路跟踪。相比传统载波跟踪算法，本发明能够在较低的处理频度下，保证载波环路跟踪的稳定性和精度。
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公开(公告)号：CN207440667U
公开(公告)日：2018-06-01
申请号：CN201721497725.1
申请日：2017-11-11
Applicant: 湖南跨线桥航天科技有限公司
Abstract: 本实用新型公开一种复杂异构数字系统中的时钟电路。本实用新型的晶振模块的输出端连接所述时钟综合模块的输入端；时钟综合模块的输出端连接所述时钟分配模块的时钟输入接口，和DSP模块的CORECLK、DDRCLK、PCIECLK接口，和FPGA模块的DDR3 CLK参考时钟接口、PCIE时钟接口，和PHY模块的时钟输入接口；时钟分配模块的输出端连接所述DSP模块的MCMCLK、SRIOSGMIICLK时钟接口，和FPGA模块的SRIO时钟接口、10GBASE-R时钟接口。本实用新型只采用一个时钟综合芯片和一个时钟分配芯片即可完成对所有时钟的配置，电路结构简单，且所有的时钟信号均保持同源和同步，增加了系统设计的稳定性。
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公开(公告)号：CN207440572U
公开(公告)日：2018-06-01
申请号：CN201721498234.9
申请日：2017-11-11
Applicant: 湖南跨线桥航天科技有限公司
IPC: G05B19/042
Abstract: 本实用新型公开了一种基于内插DAC的新型多通道导航信号生成主板。本实用新型包括FPGA模块、时钟模块和DAC模块；所述FPGA模块的时钟输出信号接口连接所述时钟模块的时钟输入信号接口，所述FPGA模块的数据输出接口与所述DAC模块的数据输入接口连接；所述时钟模块的时钟输出接口连接DAC模块的各个时钟输入接口；所述DAC模块的信号输出接口用于连接SMA连接器。本实用新型与传统的信号生成主板相比，双通道DAC芯片的采用使得DAC芯片数量减少一半，DAC芯片的内插架构使得DAC进行高采样率转换的前提下，允许数字信号保持较低的速率，电路设计更加简洁。
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公开(公告)号：CN207503218U
公开(公告)日：2018-06-15
申请号：CN201721430517.X
申请日：2017-10-30
Applicant: 湖南跨线桥航天科技有限公司
Abstract: 本实用新型公开一种支持动态配置的FPGA主模式SPI加载电路。本实用新型包括主FPGA模块、JTAG模块、配置FPGA模块、闪存模块、DSP模块、以太网模块和RS232模块；所述主FPGA模块连接所述JTAG模块和所述配置FPGA模块，所述配置FPGA模块还连接所述闪存模块和所述DSP模块，所述DSP模块还连接所述以太网模块和所述RS232模块。本实用新型能够通过网络或者串口等对主FPGA模块的配置闪存模块进行动态配置，使得主FPGA模块的程序升级变得更为方便；同时兼容经典的FPGA主模式SPI加载方式，不影响JTAG模块对主FPGA模块和闪存模块的正常操作。
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公开(公告)号：CN207440565U
公开(公告)日：2018-06-01
申请号：CN201721418116.2
申请日：2017-10-30
Applicant: 湖南跨线桥航天科技有限公司
IPC: G05B19/042
Abstract: 本实用新型公开一种基于射频ADC的多通道导航阵列信号采集处理主板。本实用新型包括ADC模块、时钟模块和FPGA模块；所述ADC模块包括8个双通道的射频ADC，输入端用于连接导航信号，输出端连接所述FPGA模块，所述时钟模块的输出端连接所述ADC模块和所述FPGA模块。本实用新型可支持多达16个通道导航阵列信号采集和处理，大规模LUT、BRAM和DSP可支持多通道的实时信号处理，同时丰富的GTH资源支持多个10G以太网通道数据传输，实现多通道导航阵列信号采集处理单板化和一体化。
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