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公开(公告)号：CN101692216B
公开(公告)日：2013-05-22
申请号：CN200910093721.0
申请日：2009-10-15
Applicant: 清华大学
IPC: G06F13/38
Abstract: 令牌暂存-匹配-转发单元可以被用于数据流电路实现令牌暂存、令牌匹配和令牌转发功能，其特征在于：整个单元由令牌暂存单元、令牌匹配单元和令牌转发单元构成，令牌暂存单元由令牌暂存器和令牌标志位两部分组成，令牌标志位由一组C单元构成，表示令牌是否就绪，令牌匹配单元由匹配逻辑、锁存器、仲裁器和一个多路选择器构成，其中匹配逻辑和仲裁器的具体形式需要根据应用要求进行配置，令牌匹配单元根据令牌暂存器中令牌的情况，输出就绪令牌的地址，令牌转发单元取出这个就绪的令牌，令牌转发单元由两个C单元、一个与门、一个或门、一个延时单元和输出寄存器构成，两个C单元实现转发单元与周围单元的握手通信，延时单元保证暂存器中的令牌可以正确地写入输出暂存器中，与门和或门保证clear信号和lock信号的时序正确。
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公开(公告)号：CN1279697C
公开(公告)日：2006-10-11
申请号：CN03148172.8
申请日：2003-07-04
Applicant: 清华大学
Abstract: 片上系统的测试数据压缩编码、解码方法及专用解码单元，属于集成电路测试技术领域。为了解决现有技术中测试向量压缩效率较低，测试时间较长，不能够适应码流非等间距情况的问题，本发明公开了片上系统的测试数据压缩的编码方法，通过存储程序的计算机执行如下步骤：首先统计原始测试数据中0和1的比例，若原始测试数据中0的数据位少于1的数据位，则将所有的无关位指定为0，按0串编码；否则按1串编码。以位串为基本单元，将所述的测试数据切分开来，统计位串的长度，利用自适应的变长压缩方法编码表将位串长度转变为代码字，实现数据的压缩；解码方法是利用针对自适应的变长压缩方法制作的解码单元来进行解码的。
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公开(公告)号：CN1761185A
公开(公告)日：2006-04-19
申请号：CN200510086919.8
申请日：2005-11-18
Applicant: 清华大学
IPC: H04L9/06
Abstract: 乱序执行的数据流Rijindael加密电路结构属于密码集成电路，抗差分功耗分析攻击的领域，其特征在于该电路结构集成在一个芯片上共包含：输入部分；输出部分；完成密钥扩展和密钥扩展环，其中包括：通道开关单元switch，初始密钥寄存器、密钥扩展运算单元AK暂存器单元及匹配检查单元；完成对轮密钥作变换的轮变换环，包括：轮更新通道开关单元，AddKey运算单元、EU运算单元、AK暂存器单元及相应的检查单元，对轮密钥进行与状态信息的逐位混合运算、行移位运算、列混合变换运算以及轮迭代运算，以得到密文后通过输出部分输出。仿真实际表明：本发明使得其功耗差分比现有数降低了66％，提高了攻击的难度。
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公开(公告)号：CN101098137A
公开(公告)日：2008-01-02
申请号：CN200710118648.9
申请日：2007-07-11
Applicant: 清华大学
IPC: H03K17/687 , H01L27/092 , H01L23/522
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了属于集成电路中全数字工艺电容设计技术领域的一种针对低压应用的全互补MOS耗尽区电容电路。该电容电路主要由5个PMOS管M1～M5和1个NMOS管M6组成。实现了适合于深亚微米设计中低压情况下具有高线性度和低温度相关性的全互补MOS耗尽区电容，全数字工艺设计可以极大的降低设计成本。从而解决了在深亚微米工艺中低压工作条件下如何在不增加工艺成本情况下采用全数字工艺实现开关电容等电路的实现问题。
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公开(公告)号：CN101079614A
公开(公告)日：2007-11-28
申请号：CN200710119009.4
申请日：2007-06-18
Applicant: 清华大学
Abstract: 本发明公开了属于D触发器设计技术领域的一种低功耗低时钟摆幅D触发器。该触发器采用单一电源供电，适用于通用CMOS工艺；第一级是由一个传输门、一个钟控CMOS反相器和一个反相器组成的锁存器，传输门的输出MX与钟控CMOS反相器的输出相接，反相器的输出MY为另一个钟控CMOS反相器的输入；第二级是由两个反相器首尾相接构成的灵敏放大器，MX、MY为灵敏放大器的输入，相接点的反相输出即为D触发器的输出；保证的D触发器的正确性，并使D触发器可以在低时钟摆幅下工作，避免了对时钟部分采用独立电源供电。本发明具有功耗低、延时小、结构简单、晶体管数目少的优点。并且采用差分输入的第二级增强了抗噪声的性能。
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Patent Agency Ranking
公开(公告)号：CN1230736C
公开(公告)日：2005-12-07
申请号：CN02125399.4
申请日：2002-07-31
Applicant: 清华大学
Abstract: VLSI用的蒙格玛丽(Montgomery)模乘算法及智能卡模乘器VLSI实现结构，适用于智能卡加/解密技术领域。其特征在于：它是一种适合于VLSI实现的高并性度算法，它把原始的Montgomery模乘算法的3次大数乘分解为2s2+s次小数乘，s是r进制数的位数；所述的智能卡模乘器的VLSI结构是一种用32位乘法器来实现1024位模乘运算且数据通道采用三级并行流水结构的高基模乘器。第一级为两个32乘法器并行执行。第二级为一个64的加法器累加两个64位的积并产生一个进位，第三级为一个求总的累加和的76位加法器。与现有结构相比，它有效地降低了芯片面积和模乘的时钟数，从而可在智能卡中实现RSA算法的数字签名与认证。
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公开(公告)号：CN1761185B
公开(公告)日：2011-08-17
申请号：CN200510086919.8
申请日：2005-11-18
Applicant: 清华大学
IPC: H04L9/06
Abstract: 乱序执行的数据流Rijindael加密电路结构属于密码集成电路，抗差分功耗分析攻击的领域，其特征在于该电路结构集成在一个芯片上共包含：输入部分；输出部分；完成密钥扩展和密钥扩展环，其中包括：通道开关单元switch，初始密钥存储器、密钥扩展运算单元AK暂存器单元及匹配检查单元；完成对轮密钥作变换的轮变换环，包括：轮更新通道开关单元，AddKey运算单元、EU运算单元、AK暂存器单元及相应的检查单元，对轮密钥进行与状态信息的逐位混合运算、行移位运算、列混合变换运算以及轮迭代运算，以得到密文后通过输出部分输出。仿真实际表明：本发明使得其功耗差分比现有数降低了66％，提高了攻击的难度。
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公开(公告)号：CN100428248C
公开(公告)日：2008-10-22
申请号：CN200410101820.6
申请日：2004-12-24
Applicant: 清华大学
Abstract: CMOS功耗平衡延时不敏感超前进位加法器用的进位产生电路和进位控制的进位产生电路属于密码芯片设计中的抗功耗分析工具领域，进位产生电路的特征在于：它含有一对交叉耦合的PMOS管，其漏极作为输出端；一对由时钟信号控制的PMOS管作充电开关；一对由时钟信号控制的NMOS管作放电开关；在放电开关和地之间有一个求值网络，它含有进位消除、进位传递、进位产生、输入信号控制的管子及相应的平衡管、复位管，共同构成一个动态差分求值电路，以保证得到一个对称的充放电结构。本发明从而构成一个动态交叉耦合差分电路。用本发明电路制作的功耗平衡加法器与一般加法器相比，其功率信号的信噪比升高了9倍。
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公开(公告)号：CN101098137B
公开(公告)日：2010-09-08
申请号：CN200710118648.9
申请日：2007-07-11
Applicant: 清华大学
IPC: H03K17/687 , H01L27/092 , H01L23/522
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了属于集成电路中全数字工艺电容设计技术领域的一种针对低压应用的全互补MOS耗尽区电容电路。该电容电路主要由5个PMOS管M1～M5和1个NMOS管M6组成。实现了适合于深亚微米设计中低压情况下具有高线性度和低温度相关性的全互补MOS耗尽区电容，全数字工艺设计可以极大的降低设计成本。从而解决了在深亚微米工艺中低压工作条件下如何在不增加工艺成本情况下采用全数字工艺实现开关电容等电路的实现问题。
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