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公开(公告)号：CN1392472A
公开(公告)日：2003-01-22
申请号：CN02125399.4
申请日：2002-07-31
Applicant: 清华大学
Abstract: VLSI用的蒙格玛丽(Montgomery)模乘算法及智能卡模乘器VLSI实现结构，适用于智能卡加/解密技术领域。其特征在于：它是一种适合于VLSI实现的高并性度算法，它把原始的Montgomery模乘算法的3次大数乘分解为2s2+s次小数乘，s是r进制数的位数；所述的智能卡模乘器的VLSI结构是一种用32位乘法器来实现1024位模乘运算且数据通道采用三级并行流水结构的高基模乘器。第一级为两个32乘法器并行执行。第二级为一个64的加法器累加两个64位的积并产生一个进位，第三级为一个求总的累加和的76位加法器。与现有结构相比，它有效地降低了芯片面积和模乘的时钟数，从而可在智能卡中实现RSA算法的数字签名与认证。
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公开(公告)号：CN102270984A
公开(公告)日：2011-12-07
申请号：CN201110185191.X
申请日：2011-07-01
Applicant: 清华大学
IPC: H03K19/0185
Abstract: 本发明公开了属于集成电路设计技术领域的一种正高压电平转换电路。本发明的连接关系如下：VIN输入电压连接INV1反相器和第一自举电路的公共节点，INV1反相器还与第二自举电路连接，电压转换电路分别与第一自举电路、第二自举电路和VOUT输出电压连接。本发明的有益效果为：电路结构简单、转换速度快、功耗小。两个自举电路将低压控制信号的摆幅增大一倍，增强了电压转换电路中两个高压NMOS晶体管的驱动能力，从而减小了电压转换电路在电压转换过程中下拉NMOS晶体管与上拉PMOS晶体管间严重的竞争，降低了高压转换的功耗，本发明在很低的电源电压下仍然能够正常工作。
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公开(公告)号：CN1230736C
公开(公告)日：2005-12-07
申请号：CN02125399.4
申请日：2002-07-31
Applicant: 清华大学
Abstract: VLSI用的蒙格玛丽(Montgomery)模乘算法及智能卡模乘器VLSI实现结构，适用于智能卡加/解密技术领域。其特征在于：它是一种适合于VLSI实现的高并性度算法，它把原始的Montgomery模乘算法的3次大数乘分解为2s2+s次小数乘，s是r进制数的位数；所述的智能卡模乘器的VLSI结构是一种用32位乘法器来实现1024位模乘运算且数据通道采用三级并行流水结构的高基模乘器。第一级为两个32乘法器并行执行。第二级为一个64的加法器累加两个64位的积并产生一个进位，第三级为一个求总的累加和的76位加法器。与现有结构相比，它有效地降低了芯片面积和模乘的时钟数，从而可在智能卡中实现RSA算法的数字签名与认证。
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公开(公告)号：CN102394114B
公开(公告)日：2014-01-01
申请号：CN201110359442.1
申请日：2011-11-14
Applicant: 清华大学
IPC: G11C29/42
Abstract: 本发明公开了属于非挥发存储器中的数据纠错领域的具有自适应纠错能力的BCH码纠错方法。它分为以下步骤：1)当NAND型快闪存储器的页编程擦除次数小于或等于a时，选取sector-level BCH码作为纠错码；2)当NAND型快闪存储器的页编程擦除次数大于a且小于b时，选取page-level BCH码作为纠错码；3)当NAND型快闪存储器的页编程擦除次数大于或等于b时，将该页标记为失效页。本发明的有益效果为：采用sector-level BCH码时，能够提高闪存对主机的响应速度；采用page-level BCH码时，能够提高纠错的性能，从而提高快闪存储器的使用寿命。
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公开(公告)号：CN101867290A
公开(公告)日：2010-10-20
申请号：CN201010209550.6
申请日：2010-06-17
Applicant: 清华大学
IPC: H02M3/07
Abstract: 一种低功耗电荷泵电路，包括多相位时钟产生电路，电荷传输晶体管，电荷传输晶体管的衬底调节电路及电容元件。其中电容元件的一端连接到电荷泵传输晶体管的串联结点，一端连接到多相位时钟电路产生的时钟信号。多相位时钟产生电路输出的多个时钟信号具有不同的相位，每个时钟信号连接到相对应的电容元件，使所述电荷泵工作时在不同时刻只对一个电容进行充电。本发明可以有效避免现有电荷泵电路中对多个电容同时充电而出现的较大的瞬态电流和瞬态功耗，从而降低了电荷泵工作时的动态功耗和电源的峰值电流。
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Patent Agency Ranking
公开(公告)号：CN102394113B
公开(公告)日：2014-06-18
申请号：CN201110359441.7
申请日：2011-11-14
Applicant: 清华大学
Abstract: 本发明公开了属于非挥发存储器中的数据纠错领域的一种应用于快闪存储器中的动态LDPC纠错码方法。本发明根据NAND型快闪存储器的页错误率动态改变LDPC码软信息的量化精度。本发明的有益效果为：在NAND型快闪存储器使用的初始阶段，闪存内部每页的编程擦除次数较小，页错误率也较小，采用量化精度为1-bit的LDPC码软信息，能够提高NAND型快闪存储器的读取时间，并降低LDPC解码器的功耗；随着闪存不断的使用，页错误率逐渐升高，增加LDPC码的量化精度，进而提高LDPC码的纠错能力，能够提高NAND型快闪存储器的可靠性。
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公开(公告)号：CN102270984B
公开(公告)日：2013-04-03
申请号：CN201110185191.X
申请日：2011-07-01
Applicant: 清华大学
IPC: H03K19/0185
Abstract: 本发明公开了属于集成电路设计技术领域的一种正高压电平转换电路。本发明的连接关系如下：VIN输入电压连接INV1反相器和第一自举电路的公共节点，INV1反相器还与第二自举电路连接，电压转换电路分别与第一自举电路、第二自举电路和VOUT输出电压连接。本发明的有益效果为：电路结构简单、转换速度快、功耗小。两个自举电路将低压控制信号的摆幅增大一倍，增强了电压转换电路中两个高压NMOS晶体管的驱动能力，从而减小了电压转换电路在电压转换过程中下拉NMOS晶体管与上拉PMOS晶体管间严重的竞争，降低了高压转换的功耗，本发明在很低的电源电压下仍然能够正常工作。
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公开(公告)号：CN102394114A
公开(公告)日：2012-03-28
申请号：CN201110359442.1
申请日：2011-11-14
Applicant: 清华大学
IPC: G11C29/42
Abstract: 本发明公开了属于非挥发存储器中的数据纠错领域的具有自适应纠错能力的BCH码纠错方法。它分为以下步骤：1)当NAND型快闪存储器的页编程擦除次数小于或等于a时，选取sector-level BCH码作为纠错码；2)当NAND型快闪存储器的页编程擦除次数大于a且小于b时，选取page-level BCH码作为纠错码；3)当NAND型快闪存储器的页编程擦除次数大于或等于b时，将该页标记为失效页。本发明的有益效果为：采用sector-level BCH码时，能够提高闪存对主机的响应速度；采用page-level BCH码时，能够提高纠错的性能，从而提高快闪存储器的使用寿命。
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公开(公告)号：CN102394113A
公开(公告)日：2012-03-28
申请号：CN201110359441.7
申请日：2011-11-14
Applicant: 清华大学
Abstract: 本发明公开了属于非挥发存储器中的数据纠错领域的一种应用于快闪存储器中的动态LDPC纠错码方法。本发明根据NAND型快闪存储器的页错误率动态改变LDPC码软信息的量化精度。本发明的有益效果为：在NAND型快闪存储器使用的初始阶段，闪存内部每页的编程擦除次数较小，页错误率也较小，采用量化精度为1-bit的LDPC码软信息，能够提高NAND型快闪存储器的读取时间，并降低LDPC解码器的功耗；随着闪存不断的使用，页错误率逐渐升高，增加LDPC码的量化精度，进而提高LDPC码的纠错能力，能够提高NAND型快闪存储器的可靠性。
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公开(公告)号：CN102281000A
公开(公告)日：2011-12-14
申请号：CN201110212092.6
申请日：2011-07-27
Applicant: 清华大学
IPC: H02M3/07
Abstract: 本发明公开了属于集成电路设计技术领域的低电源电压下高效率电荷泵。本发明的连接关系如下：N1-NK-NN传输单元依次串联连接，其中，K为1-N，传输单元分别通过电容与正相时钟信号和反相时钟信号相连；本发明的有益效果为：采用对称电路结构，设计电平位移电路，断开电荷传输晶体管二极管的连接方式，通过控制栅极电压，提高电荷传输效率。同时，设计电位均衡电路，降低阱充放电电流和功耗，也能够提高电荷泵电路电荷传输效率；同时可防止CMOS晶体管的Latch-up效应，降低阱充放电噪声，提高电路工作可靠性。对于便携式电子设备的应用具有重要的意义。
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