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公开(公告)号：CN101399226B
公开(公告)日：2010-10-06
申请号：CN200810135493.4
申请日：2008-08-07
申请人： 海力士半导体有限公司
发明人： 潘槿道
IPC分类号： H01L21/822 , H01L21/027
摘要： 本发明公开一种形成半导体器件的图案的方法，在所述方法中，分别执行形成用于对单元区域进行双重图案化的间隔物的步骤、以及形成对用于外围电路区域中的接垫的虚设图案进行限定的掩模图案的步骤。
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公开(公告)号：CN100595888C
公开(公告)日：2010-03-24
申请号：CN200710112493.8
申请日：2007-06-28
申请人： 海力士半导体有限公司
IPC分类号： H01L21/027 , H01L21/308 , H01L21/311 , H01L21/3213
CPC分类号： H01L21/0337 , H01L21/02115 , H01L21/0214 , H01L21/02282 , H01L21/02304 , H01L21/0338 , H01L21/3143 , H01L21/3146 , H01L21/3185
摘要： 本发明公开一种用于形成半导体器件的精细图案的方法，包括：形成半导体基板上的第一硬掩模层和所述第一硬掩模层上的第二硬掩模层；利用线/距掩模作为蚀刻掩模而选择性地蚀刻所述第二硬掩模层和所述第一硬掩模层，以形成第二硬掩模层图案和第一硬掩模层图案；形成填充所述第二硬掩模层图案和所述第一硬掩模层图案的绝缘膜；利用所述绝缘膜作为蚀刻掩模而选择性地蚀刻所述第二硬掩模层图案及下面的第一硬掩模层图案，以形成覆盖第三硬掩模层图案的第四硬掩模层图案；移除所述绝缘膜和所述第四硬掩模层图案；利用所述第三硬掩模层图案作为蚀刻掩模将所述半导体基板图案化，以形成精细图案。
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公开(公告)号：CN101211761A
公开(公告)日：2008-07-02
申请号：CN200710112493.8
申请日：2007-06-28
申请人： 海力士半导体有限公司
IPC分类号： H01L21/027 , H01L21/308 , H01L21/311 , H01L21/3213
CPC分类号： H01L21/0337 , H01L21/02115 , H01L21/0214 , H01L21/02282 , H01L21/02304 , H01L21/0338 , H01L21/3143 , H01L21/3146 , H01L21/3185
摘要： 本发明公开一种用于形成半导体器件的精细图案的方法，包括：形成半导体基板上的第一硬掩模层和所述第一硬掩模层上的第二硬掩模层；利用线/距掩模作为蚀刻掩模而选择性地蚀刻所述第二硬掩模层和所述第一硬掩模层，以形成第二硬掩模层图案和第一硬掩模层图案；形成填充所述第二硬掩模层图案和所述第一硬掩模层图案的绝缘膜；利用所述绝缘膜作为蚀刻掩模而选择性地蚀刻所述第二硬掩模层图案及下面的第一硬掩模层图案，以形成覆盖第三硬掩模层图案的第四硬掩模层图案；移除所述绝缘膜和所述第四硬掩模层图案；利用所述第三硬掩模层图案作为蚀刻掩模将所述半导体基板图案化，以形成精细图案。
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公开(公告)号：CN101211775B
公开(公告)日：2010-08-18
申请号：CN200710111468.8
申请日：2007-06-25
申请人： 海力士半导体有限公司
IPC分类号： H01L21/308
CPC分类号： H01L21/0337 , H01L21/0338 , H01L21/31144
摘要： 本发明公开一种形成半导体器件的精细图案的方法，包括：在半导体基板上形成第一硬掩模层；在所述第一硬掩模层上形成第二硬掩模层图案；在所述第二硬掩模层图案的侧壁上形成间隙壁；利用所述间隙壁和所述第二硬掩模层图案作为蚀刻掩模而选择性地蚀刻所述第一硬掩模层，以形成第一硬掩模层图案；形成填充所述第二硬掩模层图案和所述第一硬掩模层图案的第一绝缘膜；选择性地蚀刻所述第二硬掩模层图案和下面的第一硬掩模层图案，以形成第三硬掩模层图案；移除所述第一绝缘膜和所述间隙壁；以及利用所述第三硬掩模层图案作为蚀刻掩模而将所述半导体基板图案化，以形成精细图案。
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公开(公告)号：CN101465282A
公开(公告)日：2009-06-24
申请号：CN200810180954.X
申请日：2008-11-20
申请人： 海力士半导体有限公司
IPC分类号： H01L21/00 , H01L21/02 , H01L21/033
摘要： 本发明公开一种制造半导体器件的方法，所述方法包括：在具有底层结构的半导体基板上形成蚀刻目标层；在蚀刻目标层上形成第一掩模图案；在包括第一掩模图案的蚀刻目标层上形成具有均一厚度的间隔物材料层；在间隔物材料层的凹口区域上形成第二掩模图案；以及用第一掩模图案和第二掩模图案作为蚀刻掩模，对蚀刻目标层进行蚀刻，以形成精细图案。
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公开(公告)号：CN101211775A
公开(公告)日：2008-07-02
申请号：CN200710111468.8
申请日：2007-06-25
申请人： 海力士半导体有限公司
IPC分类号： H01L21/308
CPC分类号： H01L21/0337 , H01L21/0338 , H01L21/31144
摘要： 本发明公开一种形成半导体器件的精细图案的方法，包括：在半导体基板上形成第一硬掩模层；在所述第一硬掩模层上形成第二硬掩模层图案；在所述第二硬掩模层图案的侧壁上形成间隙壁；利用所述间隙壁和所述第二硬掩模层图案作为蚀刻掩模而选择性地蚀刻所述第一硬掩模层，以形成第一硬掩模层图案；形成填充所述第二硬掩模层图案和所述第一硬掩模层图案的第一绝缘膜；选择性地蚀刻所述第二硬掩模层图案和下面的第一硬掩模层图案，以形成第三硬掩模层图案；移除所述第一绝缘膜和所述间隙壁；以及利用所述第三硬掩模层图案作为蚀刻掩模而将所述半导体基板图案化，以形成精细图案。
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公开(公告)号：CN1996569B
公开(公告)日：2010-05-19
申请号：CN200710000150.2
申请日：2007-01-05
申请人： 海力士半导体有限公司
IPC分类号： H01L21/768
CPC分类号： H01L21/76808 , H01L21/0276 , H01L21/31144 , H01L27/10855 , H01L27/10888
摘要： 本发明公开一种用于制造半导体器件的方法，包括：利用用于存储节点的掩模形成第二存储节点触点孔，并且利用作为硬掩模及抗反射膜的硬掩模层确保存储节点触点孔以及存储节点之间的重叠裕度，以降低接触电阻，避免下部的层间绝缘膜的线宽减小，并且消除用于沉积该层间绝缘膜及多晶硅层以及蚀刻该多晶硅层的工序，从而缩短生产周期并且降低产品成本。
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公开(公告)号：CN101477966A
公开(公告)日：2009-07-08
申请号：CN200810130769.X
申请日：2008-07-17
申请人： 海力士半导体有限公司
发明人： 潘槿道
IPC分类号： H01L21/822 , H01L21/8242 , H01L21/768
CPC分类号： H01L21/823487 , H01L27/10876 , H01L27/10885 , H01L29/66666 , H01L29/7827
摘要： 本发明公开一种制造半导体器件的方法，所述方法包括形成旋涂碳膜，所述旋涂碳膜有利于低温烘烤工序，并可防止在形成位线时竖直晶体管崩塌，从而提供更简单的制造方法并提高制造良率。
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公开(公告)号：CN101399226A
公开(公告)日：2009-04-01
申请号：CN200810135493.4
申请日：2008-08-07
申请人： 海力士半导体有限公司
发明人： 潘槿道
IPC分类号： H01L21/822 , H01L21/027
摘要： 本发明公开一种形成半导体器件的图案的方法，在所述方法中，分别执行形成用于对单元区域进行双重图案化的间隔物的步骤、以及形成对用于外围电路区域中的接垫的虚设图案进行限定的掩模图案的步骤。
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公开(公告)号：CN101320673A
公开(公告)日：2008-12-10
申请号：CN200710302218.2
申请日：2007-12-20
申请人： 海力士半导体有限公司
IPC分类号： H01L21/00 , H01L21/027 , H01L21/3213 , H01L21/311
CPC分类号： H01L21/0337 , H01L21/02115 , H01L21/02134 , H01L21/02137 , H01L21/0214 , H01L21/02164 , H01L21/0217 , H01L21/022 , H01L21/0332 , H01L21/0338 , H01L21/3143 , H01L21/3146 , H01L21/31608 , H01L21/3185 , H01L21/32139
摘要： 本发明公开一种形成半导体器件的精细图案的方法，所述方法包括：在具有底层的半导体基板上面形成包括第一、第二和第三掩模图案的沉积图案；利用第三掩模图案作为蚀刻阻挡掩模对第二掩模图案进行侧面蚀刻；移除第三掩模图案；形成露出第二掩模图案的上部的旋涂碳层；利用旋涂碳层作为蚀刻阻挡掩模执行蚀刻工序以露出底层；以及移除旋涂碳层。
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