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公开(公告)号：CN110673786B
公开(公告)日：2020-11-10
申请号：CN201910827022.8
申请日：2019-09-03
Applicant: 浪潮电子信息产业股份有限公司
Abstract: 本发明提供一种数据缓存方法和装置，逐个获取输出矩阵，按照获取各个输出矩阵的先后顺序，将获取的多个输出矩阵交替的写入第一缓存单元的两个队列集合中，并且逐个将第一缓存单元中分行存储的输出矩阵写入第二缓存单元，按写入第二缓存单元的顺序，根据预设的参数逐个确定第二缓存单元的每个输出矩阵的有效数据，并将每个输出矩阵的有效数据写入第三缓存单元，第三缓存单元保存的输出矩阵的有效数据用于根据写入第三缓存单元的先后顺序依次写入到内存中。本方案利用写入速度与处理器计算速度匹配的缓存单元缓存输出矩阵，并将输出矩阵按生成时间的先后逐个完整的写入内存中。因此本发明能够解决处理器的计算速度与内存写入速度不匹配的问题。
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公开(公告)号：CN105511992A
公开(公告)日：2016-04-20
申请号：CN201510901922.4
申请日：2015-12-09
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F11/22 , G01R31/3181 , G01R31/3185
CPC classification number: G06F11/2236 , G01R31/3181 , G01R31/318519 , G06F11/2242
Abstract: 本发明公开了一种用于节点互连芯片验证的全局检测模块方法，属于节点互连芯片模块检测方法，本发明要解决的技术问题为逻辑分析仪价格昂贵，且由于逻辑分析仪针脚有限，无法抓取太多信号，存储的数据也无法快速简单的查找定位关键信息。技术方案为：步骤如下：（1）以独立模块的形式嵌入节点互连芯片逻辑，随节点互连逻辑同时运行，监听各个信道交互的报文信息，按照相应协议规则进行错误检测，报出超时和报文错误信息，全自动运行；（2）将CPU发出的主动QPI报文存储，当有QPI报文从NC端返回时，与相对应的已经存储下来的源QPI报文进行比较，确定是否为所期望的报文。
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公开(公告)号：CN103971008A
公开(公告)日：2014-08-06
申请号：CN201410210514.X
申请日：2014-05-19
Applicant: 浪潮电子信息产业股份有限公司
Inventor： 史宏志
IPC: G06F19/00
Abstract: 本发明提供一种改进的启发式A*算法，优化了搜索运动的方向个数为四个，使用街区距离作为估价函数，提高了计算的速度和简易性。改进了OPEN表中排序算法，牺牲一部分性能换来整体改进形成的优势。此外通过使用改进的估价函数，且满足单调性的需求，虽然不能完全抛弃链表的数据结构，但因为无需对OPEN表和CLOSED表进行修改，所以可以使用二维数组进行标记以供算法查询节点是否已然被拓展使用，从而显著提高速度性能。
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公开(公告)号：CN110879782B
公开(公告)日：2022-06-17
申请号：CN201911089914.9
申请日：2019-11-08
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F11/36
Abstract: 本申请公开了一种基因比对软件的测试方法、装置、设备及介质，包括：从已知基因序列中截取多个基因序列，得到第一基因序列；在第一基因序列中选取预设数量的基因序列，得到第二基因序列；在第二基因序列中植入变异点，得到第三基因序列；利用第三基因序列和第四基因序列构建目标fastQ文件；将目标fastQ文件输入至待测基因比对软件，以对待测基因比对软件测试结果的准确性进行验证。因为目标fastQ文件是一个已知的fastQ文件，所以，通过该文件就可以预知到正确的基因比对结果，因此，只需要将待测基因比对软件的测试结果与正确的基因比对结果进行比较，即可判断出待测基因比对软件的测试结果是否正确。
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公开(公告)号：CN120066421A
公开(公告)日：2025-05-30
申请号：CN202510551059.8
申请日：2025-04-29
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F3/06 , G06F11/14 , G06F12/1009
Abstract: 本发明公开了一种内存系统及数据处理方法、设备、存储介质、程序产品，涉及存储技术领域。其中，方法包括根据待存储数据对应的校验数据确定方式和/或写入条件确定将其写入至远端内存的多种数据写入方式。根据待存储数据对应在远端内存系统的目标存储空间的存储参数信息、各数据写入方式的读写操作次数及读写成本，确定各数据写入方式的存储成本。利用存储成本最低的目标数据写入方式，将待存储数据存储至远端内存系统，本发明可以解决相关技术受限于内存节点与计算节点距离，且无法保证不同情况下的内存性能最优的问题，能够实现高可靠的远端内存数据的存储和读写处理。
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Patent Agency Ranking
公开(公告)号：CN110516332B
公开(公告)日：2021-06-11
申请号：CN201910755046.7
申请日：2019-08-15
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F30/34
Abstract: 本发明公开了一种并行计算结果的过滤方法及系统，通过同时生成每个分片的第一有效位置fvp的输入值，并同时以每一个分片各自对应的第一有效位置fvp输入值计算得到每个第一有效位置fvp的输入值对应的输出结果，并根据第一个分片的第一有效位置fvp输出结果，依次选择第二到S个分片的输出结果的方式、对并行计算结果进行过滤，最终得到正确的并行计算结果。本发明的采用并行过滤的方式，让本来串行的过滤计算改为S个分片的并行计算，计算时间只有原来的S分之一，提高计算效率的同时能够满足并行计算的时序需求。
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公开(公告)号：CN110908797A
公开(公告)日：2020-03-24
申请号：CN201911082331.3
申请日：2019-11-07
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F9/50
Abstract: 本申请公开了一种调用请求数据处理方法、装置、设备、计算机可读存储介质及系统。其中，方法应用于预先构建的FPGA归一化调度模块，包括接收主机端发送的FPGA调用请求数据，该调用请求数据为多个内核请求；根据各内核请求所属内核类、内核逻辑间的先后顺序及请求数据间的依赖关系对各内核请求进行分类排序；将分类排序后的内核请求放入至FPGA归一化调度模块的缓存池中，以使FPGA板卡从缓存池中并行调用各类别内核请求进行数据处理，从而提高了FPGA处理多kernel数据的速度，提升FPGA板卡性能，减少主机端对关联数据的等待时间，提高异构计算平台的数据处理效率。
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公开(公告)号：CN110534158A
公开(公告)日：2019-12-03
申请号：CN201910760811.4
申请日：2019-08-16
Applicant: 浪潮电子信息产业股份有限公司
Abstract: 本申请公开了一种基因序列比对方法、装置、服务器及介质，包括：对待比对基因序列进行分割，得到第一种子序列集；从参考序列中查找目标种子序列的位置；目标种子序列为与第一种子序列集中的种子序列相同的种子序列；从目标种子序列中确定出第二种子序列集；第二种子序列集中的多个种子序列之间的相对位置关系与第一种子序列集中的相应种子序列之间的相对位置关系一致；确定每个第二种子序列集的有效比对位置；第二种子序列集的有效比对位置为第二种子序列集中的任一种子序列的位置；基于每个有效比对位置在待比对基因序列和参考序列之间展开基因序列比对得到比对结果。这样，提高了基因序列比对的效率和精度。
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公开(公告)号：CN110942809A
公开(公告)日：2020-03-31
申请号：CN201911089927.6
申请日：2019-11-08
Applicant: 浪潮电子信息产业股份有限公司
IPC: G16B30/10
Abstract: 本申请公开了一种序列比对的Seed处理方法、系统、装置及计算机可读存储介质，根据Seed在待比对序列上的待比序列位置和在参考序列上的候选比对位置，确定出Seed之间两种位置相对关系一致的线性Seed，将线性Seed进行拼接，得到新的拼接Seed，再从包括拼接Seed和非线性Seed的Seed集中筛选出覆盖待比对序列同一碱基片段碱基最长的最长Seed，进一步再从Seed集中筛选出待比对序列上的每个目标碱基片段中覆盖目标碱基片段且终止位置大于无效Seed的Seed，得到综合各目标碱基片段的目标Seed得到目标Seed集，目标Seed集不包括最长Seed集中的Seed，综合减少后续序列比对算法进行扩展时使用的Seed数量，从而减少比对系统的计算量，提高基因序列比对的匹配精度和处理性能。
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公开(公告)号：CN110908797B
公开(公告)日：2023-09-15
申请号：CN201911082331.3
申请日：2019-11-07
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F9/50
Abstract: 本申请公开了一种调用请求数据处理方法、装置、设备、计算机可读存储介质及系统。其中，方法应用于预先构建的FPGA归一化调度模块，包括接收主机端发送的FPGA调用请求数据，该调用请求数据为多个内核请求；根据各内核请求所属内核类、内核逻辑间的先后顺序及请求数据间的依赖关系对各内核请求进行分类排序；将分类排序后的内核请求放入至FPGA归一化调度模块的缓存池中，以使FPGA板卡从缓存池中并行调用各类别内核请求进行数据处理，从而提高了FPGA处理多kernel数据的速度，提升FPGA板卡性能，减少主机端对关联数据的等待时间，提高异构计算平台的数据处理效率。
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