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公开(公告)号：CN115037288B
公开(公告)日：2025-04-25
申请号：CN202210313668.6
申请日：2022-03-28
Applicant: 浙江赛思电子科技有限公司
IPC: H03K5/26 , H03K5/1534
Abstract: 本发明公开了一种秒脉冲的快速切换方法，给定工作时钟，并采用上升沿检测方法对A路和B路的PPS进行上升沿检测；当检测到A路和B路的PPS均为高电平时，任选其中一路作为参考信号并切换到这一路；当持续检测到A路和B路的PPS同时持续为低电平时，无信号源输入，则无需切换；通过设置一个计数器，根据计数器值迅速判断两路PPS的相位状态，实现快速切换，切换时间能实现小于1秒的间隔。此外，本发明还适用于各种不同相位关系的PPS信号切换控制，包括同相位的两路PPS信号切换、不同相位且高电平部分重合的两路PPS信号切换以及不同相位且高电平完全不重合的两路PPS信号切换，解决了现有技术中秒脉冲切换方法的切换时间长的技术问题。
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公开(公告)号：CN114546028B
公开(公告)日：2024-08-23
申请号：CN202210169953.5
申请日：2022-02-23
Applicant: 浙江赛思电子科技有限公司
Abstract: 本申请公开了一种adpll时钟芯片的验证方法、装置及介质，应用于时钟芯片领域，该方法的验证平台获取参考时钟和实际时钟的相位差后，根据相位差确定出adpll时钟芯片的性能参数。性能参数包括相噪水平和/或锁定时间，其中相噪水平为根据相位差得到功率谱密度以确定的，锁定时间为adpll时钟芯片开始工作至adpll时钟芯片进入锁定状态的时间差值，相位差小于设定的阈值时判定adpll时钟芯片进入锁定状态；得到对应的性能参数即完成对adpll时钟芯片性能的验证。由于得到的性能参数为相噪水平和/或锁定时间，故可以直观地确定锁相环的性能。
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公开(公告)号：CN114488766B
公开(公告)日：2024-08-23
申请号：CN202210085770.5
申请日：2022-01-25
Applicant: 浙江赛思电子科技有限公司
IPC: G04R20/04
Abstract: 本申请公开了一种时钟授时的方法、装置以及介质，应用于通信领域，该方法通过接收5G授时信息和卫星授时信息，并获取5G授时信息和卫星授时信息的第一差值，其中第一差值为当次信息的差值或根据历史信息预测的差值。因为5G空口授时的精度较低，只在百纳秒或1微秒量级，但卫星授时的精度在20ns左右，故通过计算或预测5G授时信息和卫星授时信息的第一差值，并根据第一差值对5G授时信息进行修正可以得到卫星授时信息的授时时间，根据修正后的5G授时信息对时钟进行授时，可以提高授时精度，满足授时的精度需求。
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公开(公告)号：CN116300373A
公开(公告)日：2023-06-23
申请号：CN202310294665.7
申请日：2023-03-24
Applicant: 浙江赛思电子科技有限公司
IPC: G04F5/14
Abstract: 本申请公开了一种CPT原子钟，应用于原子频标领域。该CPT原子钟包括VCSEL、1/4λ波片、透镜、光学腔，其中，VCSEL用于产生CPT原子钟光抽运所需的激光；透镜和光学腔设置于VCSEL和1/4λ波片之间；透镜设置于靠近VCSEL的一侧，透镜用于将VCSEL射出的激光汇聚为高斯光；光学腔设置于靠近1/4λ波片的一侧；光学腔的腔镜的内表面包括反射镜，用于调节激光信号中不同频率的幅度以消除高阶边带。即光学腔的反射镜可用于调节光信号中不同频率的幅度，消除高阶边带，同时将载波和+1阶(或‑1阶)边带衰减至相同幅度，用于和碱性原子相互作用发生相干布居囚禁效应，本方案能够提高鉴频信号的信噪比。
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公开(公告)号：CN115037288A
公开(公告)日：2022-09-09
申请号：CN202210313668.6
申请日：2022-03-28
Applicant: 浙江赛思电子科技有限公司
IPC: H03K5/26 , H03K5/1534
Abstract: 本发明公开了一种秒脉冲的快速切换方法，给定工作时钟，并采用上升沿检测方法对A路和B路的PPS进行上升沿检测；当检测到A路和B路的PPS均为高电平时，任选其中一路作为参考信号并切换到这一路；当持续检测到A路和B路的PPS同时持续为低电平时，无信号源输入，则无需切换；通过设置一个计数器，根据计数器值迅速判断两路PPS的相位状态，实现快速切换，切换时间能实现小于1秒的间隔。此外，本发明还适用于各种不同相位关系的PPS信号切换控制，包括同相位的两路PPS信号切换、不同相位且高电平部分重合的两路PPS信号切换以及不同相位且高电平完全不重合的两路PPS信号切换，解决了现有技术中秒脉冲切换方法的切换时间长的技术问题。
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Patent Agency Ranking
公开(公告)号：CN114499147A
公开(公告)日：2022-05-13
申请号：CN202210176446.4
申请日：2022-02-24
Applicant: 浙江赛思电子科技有限公司
Abstract: 本申请公开了一种延迟电路的校准电路、校准方法、装置以及介质，应用于通信技术领域，该校准电路中，延迟时间存储电路与差值获取电路相连、差值获取电路与控制电路相连，延迟时间存储电路与延迟电路的输入端和输出端相连，差值获取电路获取相邻的频率控制字对应的第一长度信息之间的第一长度差值，控制电路调整频率控制字与延迟控制字的对应关系以使每相邻的两个第一长度差值相等，即使得频率控制字与延迟时间呈正比关系。延迟时间存储电路还用于储存第二长度信息，差值获取电路获取最大频率控制字对应的延迟时间的第一长度信息和第二长度信息之间的第二长度差值；控制电路等比例调整频率控制字与延迟控制字的对应关系以降低第二长度差值。
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公开(公告)号：CN114488766A
公开(公告)日：2022-05-13
申请号：CN202210085770.5
申请日：2022-01-25
Applicant: 浙江赛思电子科技有限公司
IPC: G04R20/04
Abstract: 本申请公开了一种时钟授时的方法、装置以及介质，应用于通信领域，该方法通过接收5G授时信息和卫星授时信息，并获取5G授时信息和卫星授时信息的第一差值，其中第一差值为当次信息的差值或根据历史信息预测的差值。因为5G空口授时的精度较低，只在百纳秒或1微秒量级，但卫星授时的精度在20ns左右，故通过计算或预测5G授时信息和卫星授时信息的第一差值，并根据第一差值对5G授时信息进行修正可以得到卫星授时信息的授时时间，根据修正后的5G授时信息对时钟进行授时，可以提高授时精度，满足授时的精度需求。
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公开(公告)号：CN114222359A
公开(公告)日：2022-03-22
申请号：CN202111526222.3
申请日：2021-12-14
Applicant: 浙江赛思电子科技有限公司
IPC: H04W56/00
Abstract: 本发明属于时钟系统技术领域，尤其是一种基于5G网络的高精度时钟系统，包括5G网络模型以及用于计算加速数据包计算访问的神经网络加速器。所述5G网络模型包括承载所述数据包的容量立方模块、用于传输数据包的基站云以及用于实现数据包内数据及时同步的数据同步模块。该基于5G网络的高精度时钟系统，通过设置虚拟化架构，能够对时钟系统以及接收终端的虚拟化赋予了层间协作更大的自由度，从而为层间通信带来更高的效率、灵活性、可靠性和顽健性。通过增加层内的通信量，紧密的层内协作换来了更高效的层间通信:在虚拟小区和虚拟终端间，通信链路可以被灵活选择或者联合处理以提高接入链路的效率。
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公开(公告)号：CN114024506A
公开(公告)日：2022-02-08
申请号：CN202210008436.X
申请日：2022-01-06
Applicant: 浙江赛思电子科技有限公司
Abstract: 本发明公开了一种开环型晶体振荡器电路，包括晶体振荡器电路，所述晶体震荡电路的第一输出端、第二输出端分别输出第一振荡信号和第二振荡信号；共模点电压可调电路，所述共模点电压可调电路的输出端连接所述晶体震荡电路的第一输出端，并向所述晶体振荡电路的第一输出端输出可调共模点电压；驱动电路，用于将所述第二振荡信号转换成波形信号，以实现对所述波形信号的占空比的连续可调。本发明所述的开环型晶体振荡器电路解决了通过晶振起振电路自身反馈电阻自偏置形成自偏值电压而导致晶体振荡器电路的输出占空比(Duty Cycle)无法进行调节的技术问题，同时也解决了反馈电阻因阻值较大、面积较大，而导致起振较慢的技术问题。
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公开(公告)号：CN110784216A
公开(公告)日：2020-02-11
申请号：CN201910883865.X
申请日：2019-09-18
Applicant: 浙江赛思电子科技有限公司
IPC: H03L7/26
Abstract: 本发明提供了一种提升时钟服务器保持性能的方法和系统，针对配备有铷钟的时钟服务器，在时钟服务器上电时启动上电计时器，根据时钟服务器进入锁定时上电计时器的计时时间执行不同方法：A.当上电计时器计时小于第一预设时间段时，直接使用控制字处理法保持时钟服务器数据；B.当上电计时器计时大于第一预设时间段且小于第二预设时间段时，依次使用控制字处理法和跳窗平均法保持时钟服务器数据；C.当上电计时器大于第二预设时间段时，依次使用控制字处理法和线性kalman无限递归法保持时钟服务器数据。本发明采用分段式保持数据处理，能有效提升各时段的保持性能。
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