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公开(公告)号：CN114499147B
公开(公告)日：2024-08-16
申请号：CN202210176446.4
申请日：2022-02-24
Applicant: 浙江赛思电子科技有限公司
Abstract: 本申请公开了一种延迟电路的校准电路、校准方法、装置以及介质，应用于通信技术领域，该校准电路中，延迟时间存储电路与差值获取电路相连、差值获取电路与控制电路相连，延迟时间存储电路与延迟电路的输入端和输出端相连，差值获取电路获取相邻的频率控制字对应的第一长度信息之间的第一长度差值，控制电路调整频率控制字与延迟控制字的对应关系以使每相邻的两个第一长度差值相等，即使得频率控制字与延迟时间呈正比关系。延迟时间存储电路还用于储存第二长度信息，差值获取电路获取最大频率控制字对应的延迟时间的第一长度信息和第二长度信息之间的第二长度差值；控制电路等比例调整频率控制字与延迟控制字的对应关系以降低第二长度差值。
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公开(公告)号：CN114546028A
公开(公告)日：2022-05-27
申请号：CN202210169953.5
申请日：2022-02-23
Applicant: 浙江赛思电子科技有限公司
Abstract: 本申请公开了一种adpll时钟芯片的验证方法、装置及介质，应用于时钟芯片领域，该方法的验证平台获取参考时钟和实际时钟的相位差后，根据相位差确定出adpll时钟芯片的性能参数。性能参数包括相噪水平和/或锁定时间，其中相噪水平为根据相位差得到功率谱密度以确定的，锁定时间为adpll时钟芯片开始工作至adpll时钟芯片进入锁定状态的时间差值，相位差小于设定的阈值时判定adpll时钟芯片进入锁定状态；得到对应的性能参数即完成对adpll时钟芯片性能的验证。由于得到的性能参数为相噪水平和/或锁定时间，故可以直观地确定锁相环的性能。
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Patent Agency Ranking
公开(公告)号：CN110912635A
公开(公告)日：2020-03-24
申请号：CN201911119346.2
申请日：2019-11-15
Applicant: 浙江赛思电子科技有限公司
IPC: H04J3/06
Abstract: 本发明公开了一种基于自定义的高精度时间同步调整实现高精度时间输出的装置和方法，其包括了输入时间差处理模块、时间同步粗调模块、系统时钟数字环模块、时间同步精调模块、时钟时间调整跟踪算法模块、高精度时间输出接口模块。通过输入时间戳采样模块获取输入时间信号和本地高精度时间输出模块输出信号相位采样，取得输入输出时间差数据，然后由时钟时间调整跟踪算法处理模块输出时钟跟踪控制数据，控制系统时钟数字锁相环实现系统时钟频率跟踪，同时输出时间调整控制数据对时间同步粗调模块进行时间调整，然后对粗调模块不能实现的小粒度的剩余调整量通过时间跟踪算法处理模块控制时间同步精调模块，从而实现高精度的时间相位同步。
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公开(公告)号：CN110912635B
公开(公告)日：2022-03-08
申请号：CN201911119346.2
申请日：2019-11-15
Applicant: 浙江赛思电子科技有限公司
IPC: H04J3/06
Abstract: 本发明公开了一种基于自定义的高精度时间同步调整实现高精度时间输出的装置和方法，其包括了输入时间差处理模块、时间同步粗调模块、系统时钟数字环模块、时间同步精调模块、时钟时间调整跟踪算法模块、高精度时间输出接口模块。通过输入时间戳采样模块获取输入时间信号和本地高精度时间输出模块输出信号相位采样，取得输入输出时间差数据，然后由时钟时间调整跟踪算法处理模块输出时钟跟踪控制数据，控制系统时钟数字锁相环实现系统时钟频率跟踪，同时输出时间调整控制数据对时间同步粗调模块进行时间调整，然后对粗调模块不能实现的小粒度的剩余调整量通过时间跟踪算法处理模块控制时间同步精调模块，从而实现高精度的时间相位同步。
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公开(公告)号：CN114401002A
公开(公告)日：2022-04-26
申请号：CN202210049084.2
申请日：2022-01-17
Applicant: 浙江赛思电子科技有限公司
IPC: H03L7/10
Abstract: 本申请提供了一种数字锁相环锁定的方法、装置及介质，涉及锁相环领域，该方法中，控制电压的作用是控制OCXO时钟的相位以使OCXO的时钟与参考时钟的相位差维持在初始状态，控制电压的调节方式为：获取OCXO的时钟与参考时钟的相邻的两个相位差；确定前一个相位差相比于后一个相位差的差值；根据差值的正负计算得到控制电压以便于减少相邻的两个相位差的差值，控制电压能快速变化实现锁相环的快速锁定，能避免超调现象出现，另外，当acc_flag为0时，控制电压的积分项增量为零，即当控制电压大于预设最大电压值时，控制电压的积分项不再正向累加，控制电压小于预设最小电压值时，控制电压的积分项不再负向累加，能够实现抗积分饱和。
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公开(公告)号：CN114546028B
公开(公告)日：2024-08-23
申请号：CN202210169953.5
申请日：2022-02-23
Applicant: 浙江赛思电子科技有限公司
Abstract: 本申请公开了一种adpll时钟芯片的验证方法、装置及介质，应用于时钟芯片领域，该方法的验证平台获取参考时钟和实际时钟的相位差后，根据相位差确定出adpll时钟芯片的性能参数。性能参数包括相噪水平和/或锁定时间，其中相噪水平为根据相位差得到功率谱密度以确定的，锁定时间为adpll时钟芯片开始工作至adpll时钟芯片进入锁定状态的时间差值，相位差小于设定的阈值时判定adpll时钟芯片进入锁定状态；得到对应的性能参数即完成对adpll时钟芯片性能的验证。由于得到的性能参数为相噪水平和/或锁定时间，故可以直观地确定锁相环的性能。
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公开(公告)号：CN114499147A
公开(公告)日：2022-05-13
申请号：CN202210176446.4
申请日：2022-02-24
Applicant: 浙江赛思电子科技有限公司
Abstract: 本申请公开了一种延迟电路的校准电路、校准方法、装置以及介质，应用于通信技术领域，该校准电路中，延迟时间存储电路与差值获取电路相连、差值获取电路与控制电路相连，延迟时间存储电路与延迟电路的输入端和输出端相连，差值获取电路获取相邻的频率控制字对应的第一长度信息之间的第一长度差值，控制电路调整频率控制字与延迟控制字的对应关系以使每相邻的两个第一长度差值相等，即使得频率控制字与延迟时间呈正比关系。延迟时间存储电路还用于储存第二长度信息，差值获取电路获取最大频率控制字对应的延迟时间的第一长度信息和第二长度信息之间的第二长度差值；控制电路等比例调整频率控制字与延迟控制字的对应关系以降低第二长度差值。
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