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公开(公告)号：CN113573402B
公开(公告)日：2023-08-29
申请号：CN202110789527.7
申请日：2021-07-13
Applicant: 浙江赛思电子科技有限公司
Abstract: 本发明属于5G空口授时领域，公开了一种基于卫星和5G空口融合的5G基站高精度授时方法及系统。本发明在5G基站安装接收机，获得北斗系统单向授时时间。同时，5G基站接收来自5G服务器端发送的时间信号，获得两个时间的偏差量。建立偏差校准量模型，获得模型参数。将时间的偏差量和模型参数加载在5G无线信号端，发送给用户。用户获得两类信息，包括5G空口时间信息和时间的偏差量。当5G基站可以接收卫星信号，采用修正5G空口时间信息，获得5G空口用户授时。当5G基站接收不到卫星信息，使用偏差校准量模型，预测一段时间的时间偏差校准量，修正5G空口时间信息，提供给用户授时。
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公开(公告)号：CN115499907A
公开(公告)日：2022-12-20
申请号：CN202210852929.1
申请日：2022-07-19
Applicant: 浙江赛思电子科技有限公司
Abstract: 本发明公开了一种基于5G空口的双向高精度时间同步控制方法，包括站点A、站点B、基站A、基站B和服务器，站点A由本地时钟A和5G双向授时模块构成，站点A通过5G信号与基站A无线通信连接，站点B由本地时钟B和5G双向授时模块构成，站点B通过5G信号与基站B无线通信连接，基站A和基站B均与服务器连接，站点B通过对时间信息的处理控制本地时钟，进而同步站点B与站点A的时间；本发明通过5G基站转发信息给对方，因此信息所经过的路径近似对称，由时间源到基站的时延误差会抵消和一部分时间提前量会抵消，从而保证了高精度的时间比对精度，基于5G基站的广覆盖能力，可以进行多场景的时间比对。
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公开(公告)号：CN113220607A
公开(公告)日：2021-08-06
申请号：CN202110579373.9
申请日：2021-05-26
Applicant: 浙江赛思电子科技有限公司
Abstract: 本发明公开了基于FIFO的数据处理方法，包括以下步骤：S1：处理器从外部数据源获取数据量，根据数据量计算总字节数；S2：根据数据量大小，确定数据发送的次数；S3：发送数据和标识符；S4：等待接收方回复标识，如果接收方回复的电平值为高电平，则表明接收方还没有处理完接收到的数据，需要继续等待，直到接收方回复的标识为低电平，说明接收方已经接收完数据并写入FIFO缓存，然后再进行下一次的数据发送；本发明适用于每次发送任务数据数量不固定的场景，发送方和接收方通过各自的标识进行通讯，通过数据同步和发送使能相对于FIFO写时钟完全对应起来，避免了数据写入FIFO缓存的重复或数据丢失问题。
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公开(公告)号：CN111488311A
公开(公告)日：2020-08-04
申请号：CN202010295051.7
申请日：2020-04-15
Applicant: 浙江赛思电子科技有限公司
IPC: G06F15/78
Abstract: 本发明提供了一种高集成度的时钟SoC芯片，它解决了时钟SoC芯片集成度较低等问题，其包括时钟单元，时钟单元的输入端与SVC静止动态无功补偿器连接，时钟单元的输出端与时钟信号输出连接，时钟单元连接有外部晶振输入，时钟单元通过内部总线与DSP数字信号处理器连接，内部总线上接有LocalBus并行总线、SPI接口单元、UART串口单元、nPPS授时协议单元和PTP协议处理单元，DSP数字信号处理器接有GPIO接口单元和JTAG接口单元，DSP数字信号处理器内设有存储器。本发明具有集成度高、计时精确等优点。
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公开(公告)号：CN103269263B
公开(公告)日：2016-03-23
申请号：CN201310183151.0
申请日：2013-05-17
Applicant: 浙江赛思电子科技有限公司
IPC: H04L7/00
Abstract: 本发明公开了一种基于RS422/485时间码协议时钟扩展输出的装置和方法，其包括了自定义的扩展时钟和通信总线交互处理模块、系统时钟处理模块、子钟状态管理信息处理模块、16路独立RS422/485时钟输出处理模块、16路独立RS422/485管理信息处理模块、上游数据总线状态监测模块、系统状态指示模块。其中自定义的扩展时钟和通信总线交互处理模块和系统时钟处理模块是核心，前者处理来自主机框的自定义的扩展时钟和通信总线并提供参考时钟，同时负责整个装置的管理；后者从自定义的总线交互处理模块获取时间、频率和相位信息并据此产生系统的时钟信号。
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Patent Agency Ranking
公开(公告)号：CN103401629A
公开(公告)日：2013-11-20
申请号：CN201310229209.0
申请日：2013-06-07
Applicant: 浙江赛思电子科技有限公司
IPC: H04J3/06
Abstract: 本发明涉及网络时间同步装置，公开了一种专用RS422时钟扩展输出系统，此系统包括输入信号处理和管理模块、主备用本地时钟模块、无源背板总线模块、输出模块、NTP扩展输出模块和RS422扩展输出模块，无源背板总线模块、输出模块、NTP扩展输出模块和RS422扩展输出模块通过自定义信号专线依次连接。本发明具有冗余本地时钟模块锁定GPS/北斗卫星信号，提供一级时间源；提供了时间相位测量和保持算法的电路，提供了卓越的保持特性；在本发明中定义一种自定义信号专线时间扩展格式，为各种系统灵活配置各种时间输出格式和数量。
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公开(公告)号：CN110784216B
公开(公告)日：2023-09-26
申请号：CN201910883865.X
申请日：2019-09-18
Applicant: 浙江赛思电子科技有限公司
IPC: H03L7/26
Abstract: 本发明提供了一种提升时钟服务器保持性能的方法和系统，针对配备有铷钟的时钟服务器，在时钟服务器上电时启动上电计时器，根据时钟服务器进入锁定时上电计时器的计时时间执行不同方法：A.当上电计时器计时小于第一预设时间段时，直接使用控制字处理法保持时钟服务器数据；B.当上电计时器计时大于第一预设时间段且小于第二预设时间段时，依次使用控制字处理法和跳窗平均法保持时钟服务器数据；C.当上电计时器大于第二预设时间段时，依次使用控制字处理法和线性kalman无限递归法保持时钟服务器数据。本发明采用分段式保持数据处理，能有效提升各时段的保持性能。
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公开(公告)号：CN111488311B
公开(公告)日：2022-09-20
申请号：CN202010295051.7
申请日：2020-04-15
Applicant: 浙江赛思电子科技有限公司
IPC: G06F15/78
Abstract: 本发明提供了一种高集成度的时钟SoC芯片，它解决了时钟SoC芯片集成度较低等问题，其包括时钟单元，时钟单元的输入端与SVC静止动态无功补偿器连接，时钟单元的输出端与时钟信号输出连接，时钟单元连接有外部晶振输入，时钟单元通过内部总线与DSP数字信号处理器连接，内部总线上接有LocalBus并行总线、SPI接口单元、UART串口单元、nPPS授时协议单元和PTP协议处理单元，DSP数字信号处理器接有GPIO接口单元和JTAG接口单元，DSP数字信号处理器内设有存储器。本发明具有集成度高、计时精确等优点。
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公开(公告)号：CN114421956B
公开(公告)日：2022-07-01
申请号：CN202210335681.1
申请日：2022-04-01
Applicant: 浙江赛思电子科技有限公司
IPC: H03L7/087
Abstract: 本发明公开了一种鉴频鉴相控制系统及方法，控制单元接收主站发出的控制信息，并对控制信息进行解析，得到控制信息的帧头和频率信息，根据通讯协议或标准确定频率信息的起始位置；控制单元从确定的起始位置开始检测频率信息，判断上升沿或者下降沿是否到来，是则打开模拟开关A；通过控制单元对模拟开关A和模拟开关B进行开关控制，在鉴频鉴相器稳定状态下进行输出，同时，在滤波器、电压跟随器的共同作用下，对本地时钟实现了精准、快速地调整控制，大大缩短本地时钟锁定参考频率的时间，工作效率得到提高，有效解决了有技术中主站和从站在半双工通讯条件下难以实现从站与主站进行频率和相位同步问题的技术问题。
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公开(公告)号：CN114421956A
公开(公告)日：2022-04-29
申请号：CN202210335681.1
申请日：2022-04-01
Applicant: 浙江赛思电子科技有限公司
IPC: H03L7/087
Abstract: 本发明公开了一种鉴频鉴相控制系统及方法，控制单元接收主站发出的控制信息，并对控制信息进行解析，得到控制信息的帧头和频率信息，根据通讯协议或标准确定频率信息的起始位置；控制单元从确定的起始位置开始检测频率信息，判断上升沿或者下降沿是否到来，是则打开模拟开关A；通过控制单元对模拟开关A和模拟开关B进行开关控制，在鉴频鉴相器稳定状态下进行输出，同时，在滤波器、电压跟随器的共同作用下，对本地时钟实现了精准、快速地调整控制，大大缩短本地时钟锁定参考频率的时间，工作效率得到提高，有效解决了有技术中主站和从站在半双工通讯条件下难以实现从站与主站进行频率和相位同步问题的技术问题。
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