公开(公告)号：CN115132834A

公开(公告)日：2022-09-30

申请号：CN202210286158.4

申请日：2022-03-22

Applicant: 株式会社电装

Inventor： 田边广光

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/423

Abstract: 在半导体装置的IGBT区(1a)中，势垒区(13)布置在漂移层(11)的上方，并且接触沟槽(17)布置在半导体衬底(10)中相邻的栅极沟槽(14)之间。第一电极(23)嵌入在接触沟槽(17)中。连接区(20)布置在接触沟槽(17)的底表面与势垒区(13)之间，并连接到势垒区(13)和第一电极(23)。此外，发射极区(18)和接触区(19)在与栅极沟槽(14)的布置方向不同的方向上布置。因此，可以使半导体装置小型化。

公开(公告)号：CN107750392A

公开(公告)日：2018-03-02

申请号：CN201680036701.8

申请日：2016-05-27

Applicant: 株式会社电装

Inventor： 河野宪司 ,  田边广光

IPC: H01L25/07 ,  H01L25/18 ,  H02M7/48

Abstract: 提供一种半导体芯片。半导体芯片具备：开关元件(11a～16a)，具有栅极电极；第1控制焊盘(71)，与上述栅极电极电连接，被施加控制上述开关元件的接通、断开的电压；以及第2控制焊盘(72)，在上述开关元件接通时，在与上述第1控制焊盘之间构成供控制电流流过的电流路径，上述第1控制焊盘以及上述第2控制焊盘中的某一方的控制焊盘被配置成被另一方的控制焊盘夹着。

公开(公告)号：CN101764139B

公开(公告)日：2011-08-03

申请号：CN200910266371.3

申请日：2009-12-24

Applicant: 株式会社电装

Inventor： 都筑幸夫 ,  田边广光 ,  河野宪司

IPC: H01L27/144 ,  H01L29/06

CPC classification number: H01L27/0664 ,  H01L29/0619 ,  H01L29/0834 ,  H01L29/7395 ,  H01L29/7397 ,  H03K17/0828 ,  H03K17/145

Abstract: 一种半导体器件(100)在半导体衬底(10)中包括垂直IGBT和垂直续流二极管。在半导体衬底(10)的第一表面侧部分设置多个基极区(11)，在半导体衬底(10)的第二表面侧部分交替设置多个集电极区(20)和多个阴极区(21)。基极区(11)包括多个在垂直IGBT处于工作状态时提供沟道(22)的区域(13)。半导体衬底(10)的第一侧部分包括多个IGBT区域(19)，每个IGBT区域位于相邻两个沟道(22)之间，包括与发射极电极电耦合的基极区(11)之一并与阴极区(21)之一相对。IGBT区域(19)包括多个窄区域(19a)和多个宽区域(19b)。

公开(公告)号：CN108780808B

公开(公告)日：2021-07-16

申请号：CN201680081227.0

申请日：2016-12-01

Applicant: 株式会社电装

Inventor： 田边广光

IPC: H01L29/739 ,  H01L29/78

Abstract: 半导体装置具备：具有第1主面(10a)以及第2主面(10b)的半导体基板(10)；形成在第1主面的表层的第1区域(14)；与第1区域邻接的漂移区域(12)；比漂移区域浓度高的电荷蓄积区域(13)；以及具有从第1主面在深度方向上延伸并将第1区域及电荷蓄积区域贯通而形成的沟槽(16)、和形成在沟槽的内部的栅极电极(18)的沟槽栅极(15)。沟槽栅极具有栅极电极上被施加栅极电压的主沟槽(15a)、和栅极电极上被施加与主沟槽不同的电压的伪沟槽(15b)。主沟槽和伪沟槽将电荷蓄积区域夹入，伪沟槽与电荷蓄积区域的接触面积(S1)大于主沟槽与电荷蓄积区域的接触面积(S2)。

公开(公告)号：CN105023845B

公开(公告)日：2018-05-08

申请号：CN201510151867.1

申请日：2015-04-01

Applicant: 富士电机株式会社 ,  株式会社电装

Inventor： 百田圣自 ,  阿部和 ,  河野宪司 ,  田边广光

IPC: H01L21/336 ,  H01L21/28

CPC classification number: H01L29/0696 ,  G01R31/2601 ,  H01L22/14 ,  H01L22/30 ,  H01L24/48 ,  H01L24/49 ,  H01L24/85 ,  H01L29/0619 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/4238 ,  H01L29/66348 ,  H01L29/7397 ,  H01L2224/05624 ,  H01L2224/45015 ,  H01L2224/4813 ,  H01L2224/48139 ,  H01L2224/49113 ,  H01L2224/85399 ,  H01L2224/85801 ,  H01L2924/00014 ,  H01L2924/13055 ,  H01L2924/13091 ,  H01L2924/00 ,  H01L2924/20753 ,  H01L2924/20754 ,  H01L2924/20755 ,  H01L2924/20756 ,  H01L2924/20757 ,  H01L2924/20758 ,  H01L2924/20759 ,  H01L2924/2076 ,  H01L2224/45099 ,  H01L2924/207

Abstract: 本发明提供一种具备伪沟槽MOS单元，并且市场故障率低的沟槽栅型的半导体装置的制造方法、半导体装置的评价方法以及半导体装置。首先，在n‑型半导体基板1的正面，形成具备在元件的深度方向上延伸的栅极电极(8)的沟槽MOS单元、和具备在元件的深度方向上延伸的伪栅极电极(18)的伪沟槽MOS单元。接下来，在n‑型半导体基板(1)的正面上，形成发射极电极(9)以及筛选焊盘DG。筛选焊盘DG与伪栅极电极(18)连接。接下来，在发射极电极(9)与筛选焊盘DG之间施加规定电压，来进行针对伪栅极绝缘膜(17)的筛选。接下来，通过覆盖发射极电极(9)以及筛选焊盘DG的镀膜(13)，来将发射极电极(9)与筛选焊盘DG短路，从而完成产品。

公开(公告)号：CN101764139A

公开(公告)日：2010-06-30

申请号：CN200910266371.3

申请日：2009-12-24

Applicant: 株式会社电装

Inventor： 都筑幸夫 ,  田边广光 ,  河野宪司

IPC: H01L27/144 ,  H01L29/06

CPC classification number: H01L27/0664 ,  H01L29/0619 ,  H01L29/0834 ,  H01L29/7395 ,  H01L29/7397 ,  H03K17/0828 ,  H03K17/145

Abstract: 一种半导体器件(100)在半导体衬底(10)中包括垂直IGBT和垂直续流二极管。在半导体衬底(10)的第一表面侧部分设置多个基极区(11)，在半导体衬底(10)的第二表面侧部分交替设置多个集电极区(20)和多个阴极区(21)。基极区(11)包括多个在垂直IGBT处于工作状态时提供沟道(22)的区域(13)。半导体衬底(10)的第一侧部分包括多个IGBT区域(19)，每个IGBT区域位于相邻两个沟道(22)之间，包括与发射极电极电耦合的基极区(11)之一并与阴极区(21)之一相对。IGBT区域(19)包括多个窄区域(19a)和多个宽区域(19b)。

公开(公告)号：CN107750392B

公开(公告)日：2020-04-28

申请号：CN201680036701.8

申请日：2016-05-27

Applicant: 株式会社电装

Inventor： 河野宪司 ,  田边广光

IPC: H01L25/07 ,  H01L25/18 ,  H02M7/48

Abstract: 提供一种半导体芯片。半导体芯片具备：开关元件(11a～16a)，具有栅极电极；第1控制焊盘(71)，与上述栅极电极电连接，被施加控制上述开关元件的接通、断开的电压；以及第2控制焊盘(72)，在上述开关元件接通时，在与上述第1控制焊盘之间构成供控制电流流过的电流路径，上述第1控制焊盘以及上述第2控制焊盘中的某一方的控制焊盘被配置成被另一方的控制焊盘夹着。

公开(公告)号：CN102479788B

公开(公告)日：2014-09-10

申请号：CN201110380839.9

申请日：2011-11-25

Applicant: 株式会社电装

Inventor： 河野宪司 ,  田边广光 ,  都筑幸夫

IPC: H01L27/02 ,  H01L27/04 ,  H01L29/861

CPC classification number: H01L29/7397 ,  H01L29/0619 ,  H01L29/0696 ,  H01L29/0834 ,  H01L29/7811 ,  H01L29/7813 ,  H01L29/8611

Abstract: 一种半导体器件，包括半导体衬底(101，210，301，401)，其具有第一表面和第二表面。所述半导体衬底具有元件区(30，330，430)，所述元件区(30，330，430)包括IGBT区(Xi)和邻近所述IGBT区设置的二极管区(Xf)。在所述IGBT区中形成IGBT元件(100)。在所述二极管区中形成二极管元件(20)。第一导电类型的重掺杂区(40，208，340，440)位于所述元件区周围的所述第一表面侧上。第一导电类型的吸收区(22，222，322，422，522)位于所述元件区周围的所述第二表面侧上。第二导电类型的第三半导体区(523)位于所述元件区周围的所述第二表面侧上。

公开(公告)号：CN102867846A

公开(公告)日：2013-01-09

申请号：CN201210230031.7

申请日：2012-07-04

Applicant: 株式会社电装

Inventor： 都筑幸夫 ,  河野宪司 ,  田边广光

IPC: H01L29/36 ,  H01L29/739

CPC classification number: H01L29/7397 ,  H01L29/0696 ,  H01L29/0834 ,  H01L29/1095 ,  H01L29/32 ,  H01L29/36 ,  H01L29/861

Abstract: 本发明公开了一种半导体器件，该半导体器件具有第一导电类型半导体衬底（10）、第二导电类型沟道区（13）和第二导电类型减薄区（18）。邻近于半导体衬底（10）的衬底表面（10a）形成沟道区（13）和减薄区（18）。此外，空穴阻挡层（19）形成在每个减薄区（18）中，以将减薄区（18）划分为邻近于衬底表面（10a）的第一部分（18a）和邻近于减薄区（18）的底部的第二部分（18b）。空穴阻挡层（19）的面密度小于或等于4.0×1012cm-2，以使得耗尽层能够穿通空穴阻挡层（19），由此限制击穿特性降低。

公开(公告)号：CN101794778A

公开(公告)日：2010-08-04

申请号：CN201010104031.3

申请日：2010-01-27

Applicant: 株式会社电装

Inventor： 田边广光 ,  河野宪司 ,  都筑幸夫 ,  天野伸治

IPC: H01L27/06

CPC classification number: H01L29/0834 ,  H01L29/0615 ,  H01L29/1095 ,  H01L29/7397 ,  H01L29/861 ,  H01L2924/0002 ,  H03K2217/0027 ,  H01L2924/00

Abstract: 一种半导体器件包括具有第一表面(10a)和第二表面(10b)的半导体衬底(10)。主区域(11)和感测区域(13)形成于所述半导体衬底(10)的所述第一表面侧上。RC-IGBT形成于所述主区域(11)中，且用于传输与流经所述RC-IGBT的电流成比例的电流的感测元件(32)形成于所述感测区域(13)中。所述感测元件(32)的集电极区(24)和阴极区(25，27)形成于所述半导体衬底(10)的所述第二表面侧上。所述集电极区(24)在所述半导体衬底(10)的厚度方向上位于所述感测区域(13)的正下方。所述阴极区(25，27)在所述厚度方向上不是位于所述感测区域(13)的正下方。