公开(公告)号：CN109686789B

公开(公告)日：2021-09-24

申请号：CN201811210323.8

申请日：2018-10-17

Applicant: 株式会社电装

Inventor： 平林康弘

IPC: H01L29/739 ,  H01L29/06

Abstract: 本发明提供一种半导体装置，其具有半导体基板、上表面电极和下表面电极。半导体基板具有：与上表面电极接触的p型阳极区、与下表面电极接触的n型阴极区、以及位于阳极区与阴极区之间的漂移区。半导体基板还具有位于阳极区与漂移区之间的势垒区、以及在势垒区和上表面电极之间延伸的n型柱区。势垒区具有多层结构，所述多层结构包括n型第一势垒层、p型第二势垒层、以及n型第三势垒层，所述第二势垒层位于第一势垒层与第三势垒层之间。第一势垒层与阳极区相接，并且隔着柱区与上表面电极连接。

公开(公告)号：CN107148675B

公开(公告)日：2020-05-19

申请号：CN201580042749.5

申请日：2015-09-04

Applicant: 株式会社电装

Inventor： 妹尾贤 ,  平林康弘

IPC: H01L29/739 ,  H01L27/04 ,  H01L29/47 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868 ,  H01L29/872

Abstract: 本发明提供一种IGBT的导通电压较低且二极管的反向恢复电流较小的半导体装置。所述半导体装置具有半导体基板，所述半导体基板具有被形成在表面上的栅极沟槽和虚设沟槽。半导体基板在栅极沟槽与虚设沟槽之间具有发射区、体区、势垒区和柱区。发射区为与栅极绝缘膜相接且露出于表面的n型区域。体区为在发射区的背面侧与栅极绝缘膜相接的p型区域。势垒区为在体区的背面侧与栅极绝缘膜相接且与虚设绝缘膜相接的n型区域。柱区为与表面电极连接且与势垒区相连的n型区域。

公开(公告)号：CN110223980B

公开(公告)日：2023-06-06

申请号：CN201910146551.1

申请日：2019-02-27

Applicant: 株式会社电装

Inventor： 岩岛弥生 ,  平林康弘

IPC: H01L27/06 ,  H01L29/06 ,  H01L29/739

Abstract: 一种半导体装置具有包括元件范围和周边范围的半导体衬底。半导体衬底包括：体区，其布置在元件范围内；p型深区，其从元件范围跨周边范围布置，从半导体衬底的上表面分布到比每个栅极沟槽的下端深的位置，并且包含端栅极沟槽；以及p型耐压区，其布置在周边范围内，并且从上表面分布到比p型深区的下端浅的位置。p型深区内的p型杂质浓度在从体区朝向p型耐压区的方向上增加。

公开(公告)号：CN119968935A

公开(公告)日：2025-05-09

申请号：CN202380069825.6

申请日：2023-08-03

Applicant: 株式会社电装

Inventor： 平林康弘 ,  竹内有一

IPC: H10D30/60 ,  H10D30/01 ,  H10D62/10 ,  H10D62/80 ,  H10D12/00

Abstract: 利用宽度较小的外周区实现较高的耐压。一种半导体装置，具有：半导体基板，其具有元件区和外周区；以及上部电极，其在所述元件区内与所述半导体基板的上表面相接。所述元件区具有与所述上部电极相接的p型的主区和配置在所述主区的下侧的n型的元件漂移区。所述外周区具有：p型的多个保护环，其在从上方观察所述半导体基板时呈环状地延伸以将所述元件区多重包围；n型的多个间隔区，其配置在各所述保护环之间；以及n型的外周漂移区，其与所述元件漂移区连续，并且配置在多个所述保护环及多个所述间隔区的下侧。多个所述间隔区中的至少一个是具有比所述元件漂移区高的n型杂质浓度的高浓度间隔区。

公开(公告)号：CN117581382A

公开(公告)日：2024-02-20

申请号：CN202180100196.X

申请日：2021-12-13

Applicant: 株式会社电装

Inventor： 渡部正和 ,  平林康弘

IPC: H01L29/78

Abstract: 半导体装置具备半导体层(10)，该半导体层具有形成有元件构造的元件区域(101)和位于元件区域的周围的末端区域(102)。末端区域具有：多个保护环(16)，设在半导体层的第1深度范围；以及降低表面电场层(17)，设在半导体层的与第1深度范围不同的第2深度范围，在半导体层的深度方向上以与多个保护环对置的方式配置。多个保护环的电场强度分布和降低表面电场层的电场强度分布的从末端区域的内周侧朝向外周侧的高低关系相反。