-
公开(公告)号：CN101350345A
公开(公告)日：2009-01-21
申请号：CN200810130350.4
申请日：2008-07-11
Applicant: 株式会社日立制作所
CPC classification number: H01L25/0657 , H01L23/48 , H01L24/06 , H01L24/48 , H01L24/73 , H01L25/18 , H01L2224/0401 , H01L2224/16225 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48227 , H01L2224/73265 , H01L2225/0651 , H01L2225/06527 , H01L2225/06541 , H01L2225/06562 , H01L2225/06575 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01014 , H01L2924/01033 , H01L2924/01047 , H01L2924/01055 , H01L2924/01075 , H01L2924/01082 , H01L2924/1305 , H01L2924/13091 , H01L2924/14 , H01L2924/15311 , H01L2924/181 , H01L2924/19041 , H01L2924/30107 , H01L2924/00012 , H01L2924/00 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: 本发明提供一种半导体器件，提供如下这样的技术：在半导体器件中，能够层叠相同设计的多个芯片、废除垫片和中继基板而提高三维耦合的信息传送能力。在封装基板上层叠有第一半导体集成电路(SoC301)、第二半导体集成电路(存储器A302)和第三半导体集成电路(存储器B303)，该第一半导体集成电路具有第一三维耦合电路(三维耦合发送端子组和三维耦合接收端子组)，该第二半导体集成电路具有三维耦合电路和贯通电极(电源贯通孔和接地贯通孔)，该第三半导体集成电路具有三维耦合电路和贯通电极。
-
公开(公告)号：CN101350345B
公开(公告)日：2012-07-18
申请号：CN200810130350.4
申请日：2008-07-11
Applicant: 株式会社日立制作所
CPC classification number: H01L25/0657 , H01L23/48 , H01L24/06 , H01L24/48 , H01L24/73 , H01L25/18 , H01L2224/0401 , H01L2224/16225 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48227 , H01L2224/73265 , H01L2225/0651 , H01L2225/06527 , H01L2225/06541 , H01L2225/06562 , H01L2225/06575 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01014 , H01L2924/01033 , H01L2924/01047 , H01L2924/01055 , H01L2924/01075 , H01L2924/01082 , H01L2924/1305 , H01L2924/13091 , H01L2924/14 , H01L2924/15311 , H01L2924/181 , H01L2924/19041 , H01L2924/30107 , H01L2924/00012 , H01L2924/00 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: 本发明提供一种半导体器件，提供如下这样的技术：在半导体器件中，能够层叠相同设计的多个芯片、废除垫片和中继基板而提高三维耦合的信息传送能力。在封装基板上层叠有第一半导体集成电路(SoC301)、第二半导体集成电路(存储器A302)和第三半导体集成电路(存储器B303)，该第一半导体集成电路具有第一三维耦合电路(三维耦合发送端子组和三维耦合接收端子组)，该第二半导体集成电路具有三维耦合电路和贯通电极(电源贯通孔和接地贯通孔)，该第三半导体集成电路具有三维耦合电路和贯通电极。
-
Patent Agency Ranking
公开(公告)号：CN101355080B
公开(公告)日：2011-08-17
申请号：CN200810130349.1
申请日：2008-07-11
Applicant: 株式会社日立制作所
CPC classification number: G06F13/4045 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种互连结构技术，其在芯片间利用三维耦合技术收发通过内置于半导体芯片的互连所传送的信息包，从而有效地进行从半导体芯片所装有的IP对另一个半导体芯片所装有的IP的访问。本发明的半导体集成电路，具有发送访问请求的起动器；接收上述访问请求并发送访问响应的目标；对上述访问请求和上述访问响应进行中继的路由器(路由器A105)；以及与外部进行通信的三维耦合电路(三维收发部A1301)，上述三维耦合电路与上述路由器邻接而配置。
-
公开(公告)号：CN1196065C
公开(公告)日：2005-04-06
申请号：CN00801248.2
申请日：2000-02-14
Applicant: 株式会社日立制作所
CPC classification number: G06F13/122
Abstract: 在使用片上总线的LSI系统中，由于在接收端模块的缓冲器的状态，总线上的传输必须等待，从而阻碍发射端的模块进行随后的处理。对此，在LSI片上总线的传输路径中提供用于暂时存储数据的传输缓冲器。如果从属模块中或接收端的缓冲器满负荷，以致它不能再接收任何数据时，总线主控制器可将数据传输到片上总线中的缓冲器。无论从属侧的缓冲器状态如何，总线主控制器都不必等待传输数据，因而可提高总的系统性能。
-
公开(公告)号：CN101714128A
公开(公告)日：2010-05-26
申请号：CN200910226057.2
申请日：2008-07-11
Applicant: 株式会社日立制作所
IPC: G06F13/40
CPC classification number: G06F13/4045 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种互连结构技术，其在芯片间利用三维耦合技术收发通过内置于半导体芯片的互连所传送的信息包，从而有效地进行从半导体芯片所装有的IP对另一个半导体芯片所装有的IP的访问。本发明的半导体集成电路，其包括通过三维耦合发送时钟信号的三维耦合时钟发送电路；和通过三维耦合接收时钟信号的三维耦合时钟接收电路。
-
公开(公告)号：CN101355080A
公开(公告)日：2009-01-28
申请号：CN200810130349.1
申请日：2008-07-11
Applicant: 株式会社日立制作所
CPC classification number: G06F13/4045 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种互连结构技术，其在芯片间利用三维耦合技术收发通过内置于半导体芯片的互连所传送的信息包，从而有效地进行从半导体芯片所装有的IP对另一个半导体芯片所装有的IP的访问。本发明的半导体集成电路，具有发送访问请求的起动器；接收上述访问请求并发送访问响应的目标；对上述访问请求和上述访问响应进行中继的路由器(路由器A105)；以及与外部进行通信的三维耦合电路(三维收发部A1301)，上述三维耦合电路与上述路由器邻接而配置。
-
公开(公告)号：CN1322318A
公开(公告)日：2001-11-14
申请号：CN00801248.2
申请日：2000-02-14
Applicant: 株式会社日立制作所
CPC classification number: G06F13/122
Abstract: 在使用片上总线的LSI系统中,由于在接收端模块的缓冲器的状态,总线上的传输必须等待,从而阻碍发射端的模块进行随后的处理。对此,在LSI片上总线的传输路径中提供用于暂时存储数据的传输缓冲器。如果从属模块中或接收端的缓冲器满负荷,以致它不能再接收任何数据时,总线主控制器可将数据传输到片上总线中的缓冲器。无论从属侧的缓冲器状态如何,总线主控制器都不必等待传输数据,因而可提高总的系统性能。
-
-
-
-
-
-
Search Results
7
records
(took 0.018 seconds)
