公开(公告)号：CN118676180A

公开(公告)日：2024-09-20

申请号：CN202310738720.7

申请日：2023-06-21

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 畑田大辉

IPC: H01L29/06 ,  H01L29/423 ,  H01L29/739 ,  H01L29/78

Abstract: 本发明的实施方式涉及半导体装置。一实施方式的半导体装置具有：第1电极；第1导电型的第1半导体区域，配置于第1电极的上方；第2导电型的第2半导体区域，配置于第1半导体区域之上；第1导电型的第3半导体区域，配置于第2半导体区域之上；绝缘膜，配置于第1、第2及第3半导体区域之中；以及第2电极，以隔着绝缘膜与第2半导体区域邻接的方式配置于绝缘膜之中。第2半导体区域包含与绝缘膜接触且与第2电极对置的边界区域，边界区域具有包含第2导电型的杂质浓度的峰值在内的高浓度区域，绝缘膜包含与高浓度区域接触的第1区域和与边界区域之中的不同于高浓度区域的低浓度区域接触的第2区域，第2区域的厚度小于第1区域的厚度。

公开(公告)号：CN119562561A

公开(公告)日：2025-03-04

申请号：CN202311708073.1

申请日：2023-12-13

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 长井雅嗣 ,  畑田大辉

IPC: H10D30/66 ,  H10D64/27 ,  H10D64/66 ,  H10D62/10

Abstract: 实施方式涉及半导体装置。能够减小导通电阻。半导体装置具备：包括第1导电型的第1半导体区域和第3半导体区域及第2导电型的第2半导体区域的半导体层、以及设置在半导体层之中的栅极电极，第2半导体区域包括第1、第2及第3区域，第1区域设置在第2区域与第1半导体区域间，第3区域设置在第2区域与第3半导体区域间，栅极电极包括第1、第2及第3部分，第1部分与第1区域对置，第2部分与第2区域对置，第3部分与第3区域对置，第1部分包含第1材料，第2部分包含第2材料，第3部分包含第3材料，在第1导电型是n型时，第1材料及第3材料的功函数比第2材料小，在第1导电型是p型时，第1材料及第3材料的功函数比第2材料大。

公开(公告)号：CN119584619A

公开(公告)日：2025-03-07

申请号：CN202410053096.1

申请日：2024-01-15

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 畑田大辉 ,  可知刚

IPC: H10D64/20 ,  H10D64/23 ,  H10D64/27 ,  H10D62/10 ,  H10D30/60

Abstract: 实施方式涉及半导体装置。半导体装置具有第1、第2电极、第1～第3半导体区域、构造体和第1、第2连接部。构造体包含绝缘部和第3、第4电极。绝缘部与第1～第3半导体区域并排。第3电极隔着绝缘部而与第1半导体区域并排。第4电极将第3电极包围，隔着绝缘部而与第2半导体区域并排。第1连接部设置于第3电极之上。第2连接部设置于第4电极之上。构造体的形状是包含彼此平行的一对第1、第2、第3边的六边形。第1边比第2边长。第4电极包含一对第1、第2、第3电极区域。第2连接部设置于一对第1电极区域之上。

公开(公告)号：CN115810660A

公开(公告)日：2023-03-17

申请号：CN202210139926.3

申请日：2022-02-16

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 畑田大辉 ,  大麻浩平

IPC: H01L29/417 ,  H01L29/423 ,  H01L29/40 ,  H01L29/739 ,  H01L29/78

Abstract: 本发明涉及一种半导体装置，能够扩大有效的元件面积，具备：第2电极，设置在半导体部内，沿第1方向延伸；第3电极，设置在半导体部内，沿第1方向延伸，包括：第1部分及第2部分，第2电极在第1方向上配置在第1部分与第2部分之间；以及第1中间部，在第1部分与第2部分之间位于第2电极的下方；第4电极，设置在半导体部的上方，包括：焊盘部，在与第1方向交叉的第2方向上与第2电极以及第2部分分离；以及凸部，从焊盘部突出而覆盖第2电极，并与第2电极连接；以及第5电极，设置在半导体部的上方，包括：第1覆盖部，覆盖半导体部中与第2部分邻接的第1接触部，并与第1接触部连接；以及第2覆盖部，覆盖第1部分并与第1部分连接。

公开(公告)号：CN117673151A

公开(公告)日：2024-03-08

申请号：CN202211693208.7

申请日：2022-12-28

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 畑田大辉

IPC: H01L29/78 ,  H01L29/423 ,  H01L23/48 ,  H01L29/739

Abstract: 本发明的实施方式涉及半导体装置，提供能够减小导通电阻或者提高耐压的半导体装置。半导体装置具备：第1电极、第1半导体区域、第2半导体区域、第3半导体区域、栅极电极、第2电极和第3电极。栅极电极在第2方向上隔着栅极绝缘层而与第2半导体区域相面对。栅极电极的上部包括：第1电极部分，在第2方向上隔着栅极绝缘层而与第3半导体区域相面对；以及第2电极部分，在第3方向上与第1电极部分并排。第2电极部分在第2方向上的长度比第1电极部分在第2方向上的长度长，且比栅极电极的下部在第2方向上的长度长。第2电极设置在第2半导体区域及第3半导体区域之上。第3电极包括设置在第2电极部分之上的布线部，与第2电极相分离。