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公开(公告)号：CN102881326A
公开(公告)日：2013-01-16
申请号：CN201210055072.7
申请日：2012-03-05
Applicant: 株式会社东芝
Inventor： 长富靖
CPC classification number: G11C16/14 , G11C11/5628 , G11C16/0483 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C16/3459
Abstract: 本发明提供非易失性半导体存储装置及其数据写入方法。该非易失性半导体存储装置具有存储器单元阵列和控制电路。存储器单元阵列包括：构成为能够保持多个阈值电压分布的多个存储器单元；和共同连接于多个存储器单元的栅的多条字线。控制电路在执行了对存储器单元施加至少一部分为负的阈值电压分布从而删除存储器单元的数据的删除工作后，执行对存储器单元施加正的多种阈值电压分布中的最低的阈值电压分布的多次第一写入工作。控制电路，在多次第一写入工作的执行时、从控制器接受执行除了删除工作和第一写入工作以外的其他的工作的第一执行指令的情况下，在多次第一写入工作之间执行其他的工作。
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公开(公告)号：CN101681300A
公开(公告)日：2010-03-24
申请号：CN200980000142.5
申请日：2009-03-03
Applicant: 株式会社东芝
CPC classification number: G06F11/1016 , G06F12/0246 , G06F2212/7203 , G06F2212/7209 , G11C16/102
Abstract: 公开了一种存储器系统(10)，其包含：具有多个存储器基元的闪速EEPROM非易失性存储器(11)，所述存储器基元具有浮栅极且数据项可在其中电擦除以及写入；缓冲存储器(13)，其临时存储闪速EERPOM非易失性存储器(11)的数据；控制电路(12，14)，其控制闪速EEPROM非易失性存储器(11)和缓冲存储器(13)；接口电路(16)，其与主机通信，其中，控制电路用于从闪速EEPROM非易失性存储器的将被确定的希望目标区域读取数据，并通过将所读取数据的数据“0”的计数值是否达到预设条件计数值用作确定条件来检测被擦除区域，从而确定写入区域/未写入区域。
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公开(公告)号：CN105161129A
公开(公告)日：2015-12-16
申请号：CN201510505239.9
申请日：2012-03-05
Applicant: 株式会社东芝
Inventor： 长富靖
Abstract: 本发明提供非易失性半导体存储装置及其控制方法。该非易失性半导体存储装置具有存储器单元阵列和控制电路。存储器单元阵列包括：构成为能够保持多个阈值电压分布的多个存储器单元；和共同连接于多个存储器单元的栅的多条字线。控制电路在执行了对存储器单元施加至少一部分为负的阈值电压分布从而删除存储器单元的数据的删除工作后，执行对存储器单元施加正的多种阈值电压分布中的最低的阈值电压分布的多次第一写入工作。控制电路，在多次第一写入工作的执行时、从控制器接受执行除了删除工作和第一写入工作以外的其他的工作的第一执行指令的情况下，在多次第一写入工作之间执行其他的工作。
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公开(公告)号：CN101681300B
公开(公告)日：2012-09-26
申请号：CN200980000142.5
申请日：2009-03-03
Applicant: 株式会社东芝
CPC classification number: G06F11/1016 , G06F12/0246 , G06F2212/7203 , G06F2212/7209 , G11C16/102
Abstract: 公开了一种存储器系统(10)，其包含：具有多个存储器基元的闪速EEPROM非易失性存储器(11)，所述存储器基元具有浮栅极且数据项可在其中电擦除以及写入；缓冲存储器(13)，其临时存储闪速EERPOM非易失性存储器(11)的数据；控制电路(12，14)，其控制闪速EEPROM非易失性存储器(11)和缓冲存储器(13)；接口电路(16)，其与主机通信，其中，控制电路用于从闪速EEPROM非易失性存储器的将被确定的希望目标区域读取数据，并通过将所读取数据的数据“0”的计数值是否达到预设条件计数值用作确定条件来检测被擦除区域，从而确定写入区域/未写入区域。
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公开(公告)号：CN101681302A
公开(公告)日：2010-03-24
申请号：CN200980000108.8
申请日：2009-01-20
Applicant: 株式会社东芝
Inventor： 长富靖
CPC classification number: G06F12/0246 , G06F3/061 , G06F3/064 , G06F3/0656 , G06F3/0679 , G06F11/1441 , G06F12/06 , G06F2212/1044 , G06F2212/7201 , G06F2212/7206 , G06F2212/7207 , G06F2212/7208
Abstract: 本发明提供一种存储器系统，其可存储小于块大小的数据和大于块大小的数据而不劣化写入效率，并且可根据该数据动态地改变并行度。根据本发明的一个实施例的存储器系统包括：DRAM 11；NAND存储器12；以及具有NAND控制器控制寄存器150的控制器，该NAND控制器控制寄存器150指定并行操作元件指定信息和相对于NAND接口140的数据地址，所述并行操作元件指定信息指示在数据存取时所使用的NAND存储器12中的并行操作元件120A至120D，该NAND接口140并联连接到各个并行操作元件120A至120D而用于存取基于该指定并行操作元件指定信息和该地址而选择的一个或多个并行操作元件120A至120D的地址；以及CPU 131，其根据存取的数据的类型来设定该NAND控制器控制寄存器150中的并行操作元件指定信息。
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Patent Agency Ranking
公开(公告)号：CN104699546A
公开(公告)日：2015-06-10
申请号：CN201510111605.2
申请日：2007-11-28
Applicant: 株式会社东芝
Abstract: 本发明提供一种包括存储器系统和管理单元的系统，该管理单元安装于连接到存储器系统的主机，配置为决定存储器系统的状态；该存储器系统包括：半导体非易失性存储器，其配置为包括多个块并存储第1信息、第2信息、第3信息和第4信息，控制器，其配置为接收来自管理单元的要求与半导体非易失性存储器的状态相关的信息的第1命令；并将从半导体非易失性存储器读取的第1信息、第2信息、第3信息输出到管理单元以回应第1命令；其中，管理单元配置为使用第1信息和第2信息来计算半导体非易失性存储器的剩余寿命，让显示装置显示该计算出的剩余寿命，控制器配置为进一步接收来自管理单元的第2命令，将第4信息输出到上述管理单元以回应第2命令。
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公开(公告)号：CN102629491B
公开(公告)日：2015-03-11
申请号：CN201210021619.1
申请日：2012-01-31
Applicant: 株式会社东芝
IPC: G11C16/34
CPC classification number: G11C16/3459 , G11C16/0483 , G11C16/10 , G11C16/3454
Abstract: 本发明涉及非易失性半导体存储装置。在写入时，执行对第一存储器基元的第一写入操作；以及执行向与所述第一存储器基元邻近的第二存储器基元提供第一阈值电压分布的第二写入操作。所述第一阈值电压分布是正阈值电压分布当中的最低阈值电压分布。验证是否已在所述第一存储器基元中获得所希望的阈值电压分布(第一写入验证操作)，而且，验证是否已在所述第二存储器基元中获得所述第一阈值电压分布或电压水平大于所述第一阈值电压分布的阈值电压分布(第二写入验证操作)。控制器电路输出所述第一写入验证操作和所述第二写入验证操作的结果。
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公开(公告)号：CN106251901A
公开(公告)日：2016-12-21
申请号：CN201610141276.0
申请日：2016-03-11
Applicant: 株式会社东芝
Abstract: 本发明的实施方式提供一种动作速度得到提高的半导体存储装置。实施方式的半导体存储装置包括：存储单元阵列；读出放大器，与所述存储单元阵列连接；第1数据锁存器，与输入输出电路连接；第2数据锁存器，与所述输入输出电路连接；数据总线，连接于所述读出放大器、所述第1数据锁存器及所述第2数据锁存器；以及第3数据锁存器，连接于所述数据总线，且配置在所述读出放大器与所述第1数据锁存器或所述第2数据锁存器之间。
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公开(公告)号：CN102881326B
公开(公告)日：2015-09-23
申请号：CN201210055072.7
申请日：2012-03-05
Applicant: 株式会社东芝
Inventor： 长富靖
CPC classification number: G11C16/14 , G11C11/5628 , G11C16/0483 , G11C16/06 , G11C16/08 , G11C16/10 , G11C16/26 , G11C16/3459
Abstract: 本发明提供非易失性半导体存储装置及其数据写入方法。该非易失性半导体存储装置具有存储器单元阵列和控制电路。存储器单元阵列包括：构成为能够保持多个阈值电压分布的多个存储器单元；和共同连接于多个存储器单元的栅的多条字线。控制电路在执行了对存储器单元施加至少一部分为负的阈值电压分布从而删除存储器单元的数据的删除工作后，执行对存储器单元施加正的多种阈值电压分布中的最低的阈值电压分布的多次第一写入工作。控制电路，在多次第一写入工作的执行时、从控制器接受执行除了删除工作和第一写入工作以外的其他的工作的第一执行指令的情况下，在多次第一写入工作之间执行其他的工作。
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公开(公告)号：CN102629491A
公开(公告)日：2012-08-08
申请号：CN201210021619.1
申请日：2012-01-31
Applicant: 株式会社东芝
IPC: G11C16/34
CPC classification number: G11C16/3459 , G11C16/0483 , G11C16/10 , G11C16/3454
Abstract: 本发明涉及非易失性半导体存储装置。在写入时，执行对第一存储器基元的第一写入操作；以及执行向与所述第一存储器基元邻近的第二存储器基元提供第一阈值电压分布的第二写入操作。所述第一阈值电压分布是正阈值电压分布当中的最低阈值电压分布。验证是否已在所述第一存储器基元中获得所希望的阈值电压分布(第一写入验证操作)，而且，验证是否已在所述第二存储器基元中获得所述第一阈值电压分布或电压水平大于所述第一阈值电压分布的阈值电压分布(第二写入验证操作)。控制器电路输出所述第一写入验证操作和所述第二写入验证操作的结果。
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