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公开(公告)号：CN103460295B
公开(公告)日：2015-12-02
申请号：CN201280014572.4
申请日：2012-03-07
Applicant: 株式会社东芝
Inventor： 户田春希
IPC: G11C13/00 , H01L27/10 , H01L27/105 , H01L45/00
CPC classification number: G11C13/003 , G11C13/0011 , G11C13/0023 , G11C13/004 , G11C2013/0073 , G11C2213/71 , G11C2213/72 , H01L27/115
Abstract: 根据实施例的一种半导体存储器装置包括存储器基元阵列，该存储器基元阵列包括存储器基元层，所述存储器基元层包含可通过操作以根据不同的电阻状态存储数据的多个存储器基元；以及可通过操作对所述存储器基元进行存取的存取电路，所述存储器基元在施加具有第一极性的电压时，将所述电阻状态从第一电阻状态改变为第二电阻状态，以及在施加具有第二极性的电压时，将所述电阻状态从所述第二电阻状态改变为所述第一电阻状态，所述存取电路将对所述存储器基元进行存取所需的电压施加到与选择的存储器基元相连的所述第一线和所述第二线，并将与未选择的存储器基元相连的所述第一线和所述第二线中的至少一者置于浮动状态以对所述选择的存储器基元进行存取。
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公开(公告)号：CN101755306B
公开(公告)日：2013-03-27
申请号：CN200880024973.1
申请日：2008-06-25
Applicant: 株式会社东芝
IPC: G11C13/00
CPC classification number: G11C11/5685 , G11C13/0007 , G11C13/0061 , G11C13/0064 , G11C13/0069 , G11C2013/009 , G11C2013/0092 , G11C2213/31 , G11C2213/32
Abstract: 对电阻改变存储器设备进行编程的方法，包括：向存储器基元施加编程电压脉冲，用来编程目标电阻数值；设定各自编程电压脉冲之间的热弛豫时间；并且根据由先前编程电压脉冲施加所决定的当前基元的电阻数值，控制每个编程电压脉冲的形状。
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公开(公告)号：CN101802922A
公开(公告)日：2010-08-11
申请号：CN200880107291.7
申请日：2008-09-18
Applicant: 株式会社东芝
Inventor： 户田春希
IPC: G11C13/00
CPC classification number: G11C13/0069 , G11C11/56 , G11C13/0033 , G11C13/004 , G11C16/3431 , G11C2013/0047 , G11C2013/0054 , G11C2213/72
Abstract: 一种变电阻存储器装置具有：具有存储器基元的基元阵列，每一个存储器基元存储可逆地设定的电阻值作为数据；感测放大器，其用于从所述基元阵列中的被选择的存储器基元读取数据；以及电压产生电路，其在已经读取了所述被选择的存储器基元的数据之后根据读出的数据产生电压脉冲，所述电压脉冲用于收敛该被选择的存储器基元的电阻状态。
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公开(公告)号：CN100394603C
公开(公告)日：2008-06-11
申请号：CN03826255.X
申请日：2003-04-03
Applicant: 株式会社东芝
Inventor： 户田春希
CPC classification number: G11C13/0004 , G11C5/02 , G11C7/18 , G11C13/0007 , G11C2211/4013 , G11C2213/31 , G11C2213/71 , G11C2213/72 , H01L27/2409 , H01L27/2481 , H01L45/06 , H01L45/1233
Abstract: 一种相变存储器装置，具有半导体衬底；多个堆叠在半导体衬底上的单元阵列，每个单元阵列具有存储器单元，其以矩阵方式安置以便存储电阻值作为由存储器单元相变确定的数据，每个位线都共同连接多个存储器单元的一端，该多个存储器单元沿矩阵的第一方向安置，且每个字线都共同连接多个存储器单元的另一端，该多个存储器单元沿矩阵的第二方向安置；在半导体衬底上和单元阵列下面形成的读取/写入电路，以便读取和写入单元阵列的数据；安置在第一和第二边界外部的第一和第二垂直布线，该边界在第一方向上限定单元阵列的单元布局区域以将各个单元阵列的位线连接到读取/写入电路；和安置在第三和第四边界中一个的外部的第三垂直布线，该边界在第二方向上限定单元布局区域以便将各个单元阵列的字线连接到读取/写入电路。
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公开(公告)号：CN103635971B
公开(公告)日：2016-08-17
申请号：CN201280025590.2
申请日：2012-03-09
Applicant: 株式会社东芝
IPC: G11C13/00
CPC classification number: G11C13/0069 , G11C13/0002 , G11C13/0007 , G11C2013/0073 , G11C2013/0085 , G11C2013/0088 , G11C2013/009 , G11C2213/71 , G11C2213/77
Abstract: 一种半导体存储装置包括：存储单元阵列，其包括在多个第一线与多个第二线的交叉处设置的多个存储单元；和写入电路。所述写入电路，在执行所述写入操作时，执行第一步骤：跨与被定为数据写入目标的、选择的存储单元连接的所述第一线和第二线施加电压，并跨与所述多个存储单元中的未被定为数据写入目标的、未选择的存储单元连接的所述第一线和第二线施加不同的电压，在执行所述第一步骤之后，执行第二步骤：跨与所述选择的存储单元连接的所述第一线和第二线施加数据写入所需的电压，并将与所述未选择的存储单元连接的所述第一线和第二线中的至少一个置于浮动状态。
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Patent Agency Ranking
公开(公告)号：CN101828236B
公开(公告)日：2014-03-12
申请号：CN200880112062.4
申请日：2008-09-09
Applicant: 株式会社东芝
IPC: G11C13/00 , H01L27/10 , H01L27/105 , H01L45/00 , H01L49/00
CPC classification number: H01L27/101 , G11C11/5685 , G11C13/0004 , G11C13/0009 , G11C13/004 , G11C13/0064 , G11C2013/0054 , G11C2013/0073 , G11C2213/56 , G11C2213/71 , G11C2213/72
Abstract: 一种非易失性半导体存储器件包括以矩阵形式设置的电可擦除可编程非易失性存储器基元的存储器基元阵列，每一个存储器基元使用可变电阻器。脉冲产生器操作性地基于三值或更高的写入数据而产生用于使所述可变电阻器的电阻按三个或更多的阶段变化的多个类型的写入脉冲。选择电路操作性地基于写入地址而从所述存储器基元阵列选择写入目标存储器基元并将从所述脉冲产生器产生的所述写入脉冲供给到所述选择的存储器基元。
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公开(公告)号：CN101828236A
公开(公告)日：2010-09-08
申请号：CN200880112062.4
申请日：2008-09-09
Applicant: 株式会社东芝
IPC: G11C13/00 , H01L27/10 , H01L27/105 , H01L45/00 , H01L49/00
CPC classification number: H01L27/101 , G11C11/5685 , G11C13/0004 , G11C13/0009 , G11C13/004 , G11C13/0064 , G11C2013/0054 , G11C2013/0073 , G11C2213/56 , G11C2213/71 , G11C2213/72
Abstract: 一种非易失性半导体存储器件包括以矩阵形式设置的电可擦除可编程非易失性存储器基元的存储器基元阵列，每一个存储器基元使用可变电阻器。脉冲产生器操作性地基于三值或更高的写入数据而产生用于使所述可变电阻器的电阻按三个或更多的阶段变化的多个类型的写入脉冲。选择电路操作性地基于写入地址而从所述存储器基元阵列选择写入目标存储器基元并将从所述脉冲产生器产生的所述写入脉冲供给到所述选择的存储器基元。
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公开(公告)号：CN103635971A
公开(公告)日：2014-03-12
申请号：CN201280025590.2
申请日：2012-03-09
Applicant: 株式会社东芝
IPC: G11C13/00
CPC classification number: G11C13/0069 , G11C13/0002 , G11C13/0007 , G11C2013/0073 , G11C2013/0085 , G11C2013/0088 , G11C2013/009 , G11C2213/71 , G11C2213/77
Abstract: 一种半导体存储装置包括：存储单元阵列，其包括在多个第一线与多个第二线的交叉处设置的多个存储单元；和写入电路。所述写入电路，在执行所述写入操作时，执行第一步骤：跨与被定为数据写入目标的、选择的存储单元连接的所述第一线和第二线施加电压，并跨与所述多个存储单元中的未被定为数据写入目标的、未选择的存储单元连接的所述第一线和第二线施加不同的电压，在执行所述第一步骤之后，执行第二步骤：跨与所述选择的存储单元连接的所述第一线和第二线施加数据写入所需的电压，并将与所述未选择的存储单元连接的所述第一线和第二线中的至少一个置于浮动状态。
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公开(公告)号：CN1759450B
公开(公告)日：2012-02-29
申请号：CN03826160.X
申请日：2003-03-18
Applicant: 株式会社东芝
Inventor： 户田春希
IPC: G11C11/36
CPC classification number: G11C13/0011 , G11C13/0069 , G11C2013/009 , G11C2213/15 , G11C2213/71 , G11C2213/72 , H01L27/2409 , H01L27/2481 , H01L45/085 , H01L45/1233 , H01L45/142 , H01L45/143
Abstract: 可编程阻抗存储器器件，包括：半导体衬底；在该半导体衬底上形成的、其中布置了存储器单元的至少一个单元阵列，每个存储器单元具有可编程阻抗元件和存取元件的层叠结构，该可编程阻抗元件以非易失性方式存储由电压应用的极性所确定的高阻抗状态或者低阻抗状态，该存取元件具有这样的在某一电压范围内、在截止状态的阻抗值，该阻抗值是在选择状态的阻抗值的十倍或更多；以及，位于单元阵列下面、在半导体衬底上形成的读/写电路，其用于与单元阵列相联系的数据读取和数据写入。
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公开(公告)号：CN1764982B
公开(公告)日：2011-03-23
申请号：CN03826298.3
申请日：2003-03-18
Applicant: 株式会社东芝
Inventor： 户田春希
IPC: G11C11/34 , H01L27/06 , H01L21/822
CPC classification number: G11C13/0004 , G11C8/08 , G11C11/36 , G11C13/0007 , G11C13/0028 , G11C13/004 , G11C13/0069 , G11C2013/0042 , G11C2013/009 , G11C2213/31 , G11C2213/71 , G11C2213/72 , H01L27/2409 , H01L27/2481 , H01L45/06 , H01L45/1233 , H01L45/1675
Abstract: 本发明的相变存储器装置，具有衬底；在上述衬底上层叠并将分别由相变确定的电阻值作为数据存储的多个存储器单元以矩阵方式排列的多个单元阵列；选择上述多个单元阵列内接近的两个存储器单元作为单元对，使其中一个具有高电阻值，而另一个具有低电阻值状态的写入电路；以及将上述单元对的互补电阻值状态作为1位数据读出的读出电路。
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