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公开(公告)号：CN102117649A
公开(公告)日：2011-07-06
申请号：CN201010003241.3
申请日：2010-01-04
Applicant: 晨星软件研发(深圳)有限公司 , 晨星半导体股份有限公司
IPC: G11C7/22
Abstract: 本发明是一种以内部时脉存取数据的数据存取装置与相关方法。本发明用来存取一倍数据速率存储器；此倍数据速率存储器会提供至少一个含有数据的数据信号与一对应的数据选通信号(data strobe)。本发明的数据存取装置可在多个相位相异的内部时脉中先根据各内部时脉对一训练信号的存取结果而决定一较佳时脉，并根据该较佳时脉的触发取样存取该数据信号，而无须参考存储器所提供的数据选通信号。
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公开(公告)号：CN102970816A
公开(公告)日：2013-03-13
申请号：CN201110266211.6
申请日：2011-09-01
Applicant: 晨星软件研发(深圳)有限公司 , 晨星半导体股份有限公司
Abstract: 本发明揭示一种球栅阵列，设置于一印刷电路板上，该球栅阵列包含有一第一锡球模块以及一第二锡球模块。该第一锡球模块包含有排列成一阵列的多个第一锡球，该些第一锡球中两个第一锡球接地，而其余的第一锡球均位于接地的该两个锡球所屏蔽的范围内；该第二锡球模块并排于该第一锡球模块且包含有多个第二锡球，该些第二锡球中两个第二锡球接地，而其余的第二锡球均位于接地的该两个锡球所屏蔽的范围内；其中，该第二、第一锡球模块具有实质相同的一锡球排列方式，该锡球排列方式关于接地的该两个锡球与未接地的该其余锡球的相对位置。
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公开(公告)号：CN102087874A
公开(公告)日：2011-06-08
申请号：CN200910254133.0
申请日：2009-12-07
Applicant: 晨星软件研发(深圳)有限公司 , 晨星半导体股份有限公司
IPC: G11C11/409
Abstract: 本发明是一种通用存储器输入输出产生装置及方法，该通用存储器输入输出产生装置包含一定义模块、一撷取模块、一产生模块及一布局模块。该定义模块用以根据多个输入输出的一接脚配置状态定义一对照表。该对照表包含这些输入输出与多个存储器功能之间的对应关系。该撷取模块用以自多个候选控制信息中撷取对应于该对照表的一控制信息。这些候选控制信息是有关于这些输入输出与这些存储器功能之间的对应关系。该产生模块用以根据该控制信息产生一硬件描述语言文件。该布局模块用以根据该硬件描述语言文件程序化这些输入输出，使得这些输入输出各自对应于其相对应的存储器功能。
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公开(公告)号：CN103578520B
公开(公告)日：2017-03-01
申请号：CN201210282290.4
申请日：2012-08-09
Applicant: 晨星软件研发(深圳)有限公司 , 晨星半导体股份有限公司
IPC: G11C7/10 , G11C11/4096
Abstract: 本发明涉及一种驱动电路，包含：一第一驱动模块，于一第一模式下操作于一第一操作电压，并于一第二模式关闭；一第二驱动模块，其中该第二驱动模块的至少一部份于该第一模式下操作于一保护电压，并于该第二模式下操作于一第二操作电压，其中该第二操作电压以及该保护电压均低于该第一操作电压；一保护电路，于该第一模式下接收该第一操作电压并提供该保护电压给该第二驱动模块，并于该第二模式下接收该第二操作电压并提供该第二操作电压给该第二驱动模块。还揭示了相关的驱动方法。
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公开(公告)号：CN102970816B
公开(公告)日：2015-09-09
申请号：CN201110266211.6
申请日：2011-09-01
Applicant: 晨星软件研发(深圳)有限公司 , 晨星半导体股份有限公司
Abstract: 本发明揭示一种球栅阵列，设置于一印刷电路板上，该球栅阵列包含有一第一锡球模块以及一第二锡球模块。该第一锡球模块包含有排列成一阵列的多个第一锡球，该些第一锡球中两个第一锡球接地，而其余的第一锡球均位于接地的该两个锡球所屏蔽的范围内；该第二锡球模块并排于该第一锡球模块且包含有多个第二锡球，该些第二锡球中两个第二锡球接地，而其余的第二锡球均位于接地的该两个锡球所屏蔽的范围内；其中，该第二、第一锡球模块具有实质相同的一锡球排列方式，该锡球排列方式关于接地的该两个锡球与未接地的该其余锡球的相对位置。
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Patent Agency Ranking
公开(公告)号：CN103578520A
公开(公告)日：2014-02-12
申请号：CN201210282290.4
申请日：2012-08-09
Applicant: 晨星软件研发(深圳)有限公司 , 晨星半导体股份有限公司
IPC: G11C7/10 , G11C11/4096
Abstract: 本发明涉及一种驱动电路，包含：一第一驱动模块，于一第一模式下操作于一第一操作电压，并于一第二模式关闭；一第二驱动模块，其中该第二驱动模块的至少一部份于该第一模式下操作于一保护电压，并于该第二模式下操作于一第二操作电压，其中该第二操作电压以及该保护电压均低于该第一操作电压；一保护电路，于该第一模式下接收该第一操作电压并提供该保护电压给该第二驱动模块，并于该第二模式下接收该第二操作电压并提供该第二操作电压给该第二驱动模块。还揭示了相关的驱动方法。
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公开(公告)号：CN102117649B
公开(公告)日：2014-01-15
申请号：CN201010003241.3
申请日：2010-01-04
Applicant: 晨星软件研发(深圳)有限公司 , 晨星半导体股份有限公司
IPC: G11C7/22
Abstract: 本发明是一种以内部时脉存取数据的数据存取装置与相关方法。本发明用来存取一倍数据速率存储器；此倍数据速率存储器会提供至少一个含有数据的数据信号与一对应的数据选通信号（data strobe）。本发明的数据存取装置可在多个相位相异的内部时脉中先根据各内部时脉对一训练信号的存取结果而决定一运作时脉，并根据该运作时脉的触发取样存取该数据信号，而无须参考存储器所提供的数据选通信号。
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公开(公告)号：CN102136462B
公开(公告)日：2013-10-30
申请号：CN201010118961.4
申请日：2010-01-27
Applicant: 晨星软件研发(深圳)有限公司 , 晨星半导体股份有限公司
IPC: H01L23/482 , H01L21/768
CPC classification number: H01L24/06 , H01L2224/05554 , H01L2224/48091 , H01L2924/14 , H01L2924/00014 , H01L2924/00
Abstract: 本发明提供一种通用输出入单元及相关装置与方法，可应用于一晶粒/芯片与一集成电路。在本发明的一实施例中，各通用输出入单元具有一电力接垫开口与多个信号接垫开口以实现出不同的功能。根据各通用输出入单元的功能需求，各通用输出入单元的电力接垫可选择性地连接一对应的电导线以通过该电导线耦接至一预定电压，而每一信号接垫开口亦可分别选择性地各自连接一对应的信号导线以通过该信号导线进行信号传递。
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公开(公告)号：CN102045054B
公开(公告)日：2013-04-24
申请号：CN200910208042.3
申请日：2009-10-13
Applicant: 晨星软件研发(深圳)有限公司 , 晨星半导体股份有限公司
IPC: H03K19/003
Abstract: 本发明是一种校准输出入电路的方法与相关装置，以在一芯片中校准一输出入电路的输出端驱动阻抗。该芯片中另设有多个基本阻抗及一非挥发性存储器。校准输出入电路的方法包括测量一基本阻抗的阻抗值并将测量结果记录于该非挥发性存储器中；使至少一个基本阻抗导通，以根据导通的基本阻抗合成一对应的校准阻抗；调整该校准阻抗中导通的基本阻抗的数量，并根据该测量结果以及该校准阻抗与该驱动阻抗在该输出端的分压情形估计该驱动阻抗的阻抗值。
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公开(公告)号：CN102087874B
公开(公告)日：2013-02-27
申请号：CN200910254133.0
申请日：2009-12-07
Applicant: 晨星软件研发(深圳)有限公司 , 晨星半导体股份有限公司
IPC: G11C11/409
Abstract: 本发明是一种通用存储器输入输出产生装置及方法，该通用存储器输入输出产生装置包含一定义模块、一撷取模块、一产生模块及一布局模块。该定义模块用以根据多个输入输出的一接脚配置状态定义一对照表。该对照表包含这些输入输出与多个存储器功能之间的对应关系。该撷取模块用以自多个候选控制信息中撷取对应于该对照表的一控制信息。这些候选控制信息是有关于这些输入输出与这些存储器功能之间的对应关系。该产生模块用以根据该控制信息产生一硬件描述语言文件。该布局模块用以根据该硬件描述语言文件程序化这些输入输出，使得这些输入输出各自对应于其相对应的存储器功能。
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