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公开(公告)号：CN114361137A
公开(公告)日：2022-04-15
申请号：CN202111644686.4
申请日：2021-12-29
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L23/64
Abstract: 本申请公开了一种PIP电容的制作方法，先在器件表面沉积第一多晶硅层、介电层以及第二多晶硅层，再对所述第二多晶硅层和介电层进行刻蚀，以分别形成PIP电容的上极板和介电层，然后再对所述第一多晶硅层进行刻蚀，以分别形成PIP电容的下极板和栅极，最后再沉积侧墙氧化层，对侧墙氧化层进行刻蚀，在PIP电容的下极板两侧和栅极两侧形成侧墙。由此可知，本方案通过将形成侧墙的过程放置在形成PIP电容的上极板、介电层和下极板之后，避免了在PIP电容的下极板的侧壁处形成第二多晶硅层和介电层的残留问题，并通过构建ONO复合介电层代替传统单一的介电层，既消除了多晶硅的残留问题又提高了电容器的电容量，使得器件性能得到提升和改善。
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公开(公告)号：CN115832020A
公开(公告)日：2023-03-21
申请号：CN202211448320.4
申请日：2022-11-18
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: H01L29/40 , H01L29/423 , H01L21/762
Abstract: 本申请提供了一种半导体器件的制作方法，该方法包括：首先，提供第一基底以及第二基底，第二基底包括第二衬底层，第一基底包括依次层叠的第一衬底层、第一预备顶层硅层以及埋氧层，第一基底还包括沟槽，沟槽从埋氧层贯穿至第一预备顶层硅层中；然后，以埋氧层以及第二衬底层作为键合界面，对第一基底以及第二基底进行键合，并去除第一衬底层，得到初始半导体器件；最后，采用GAA技术处理初始半导体器件，得到最终半导体器件。沟槽从埋氧层贯穿至第一预备顶层硅层中，且在键合之前可以控制沟槽的位置以及形状，保证了可以在形成GAA结构之前获得形貌规则的第一沟槽，保证了采用GAA技术处理后得到的最终半导体器件的可靠性以及性能较高。
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公开(公告)号：CN115602729A
公开(公告)日：2023-01-13
申请号：CN202211593307.8
申请日：2022-12-13
Applicant: 广东省大湾区集成电路与系统应用研究院(CN) , 锐立平芯微电子(广州)有限责任公司(CN)
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本申请实施例公开了一种横向双扩散金属氧化物半导体器件及制作方法，该器件包括：第一衬底，第一衬底包括第一硅层、第一氧化层、第二硅层，第一氧化层裸露第一硅层部分表面，第二硅层覆盖第一氧化层；第三硅层，覆盖第一硅层裸露部分表面，第三硅层所在区域以及第一衬底与第三硅层对应区域组成漂移区；凹陷，位于漂移区，贯穿第三硅层，延伸至第一硅层中，凹陷中具有击穿场强大于第一硅层、第二硅层、第三硅层击穿场强的填充物，使得器件具有较高的击穿电压，还具有附着凹陷侧壁及底部的附着材料层，附着材料层的介电常数大于第一硅层、第二硅层及第三硅层的介电常数，有助于减小器件导通电阻，使得器件具有较高击穿电压，同时导通电阻较小。
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公开(公告)号：CN115360230A
公开(公告)日：2022-11-18
申请号：CN202210655638.3
申请日：2022-06-10
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: H01L29/06 , H01L29/51 , H01L21/336 , H01L29/78
Abstract: 本申请提供了LDMOS器件的制作方法和LDMOS器件，该方法包括：提供基底，基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，硅衬底具有相邻的第一掺杂区域和第二掺杂区域；在两个隔离结构之间的半导体材料层的裸露表面上形成硅材料层；至少在硅材料层的预定表面上形成HK介质层；在两个隔离结构之间的半导体材料层的裸露表面上形成栅极、源极和漏极。该方法使得关闭状态时漂移区中的大部分电通量流向HK介质层，有助于漂移区耗尽，从而可以增加漂移区的掺杂浓度，在开启状态减小器件的导通电阻，进而解决了现有技术为了得到大的击穿电压，延长漂移区导致器件性能变差的问题。
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Patent Agency Ranking
公开(公告)号：CN114496903A
公开(公告)日：2022-05-13
申请号：CN202210126415.8
申请日：2022-02-10
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L21/762 , H01L21/8238 , H01L27/092
Abstract: 本申请提供一种半导体器件及其制造方法，提供衬底结构，衬底结构包括硅衬底、硅衬底上的埋氧化层和埋氧化层上的半导体层，在衬底结构中形成隔离结构，隔离结构至少贯穿半导体层，形成覆盖半导体层和隔离结构的覆盖层，对覆盖层、半导体层和埋氧化层进行刻蚀得到刻蚀槽，刻蚀槽暴露硅衬底，刻蚀槽的侧壁为隔离结构的侧壁，或刻蚀槽的侧壁包括埋氧化层的侧壁和隔离结构的侧壁，之后在刻蚀槽中选择性外延生长半导体材料，以形成半导体结构，去除覆盖层，隔离结构的侧壁和埋氧化层的侧壁不为半导体材料，因此在选择性外延生长半导体材料时，隔离结构的侧壁和埋氧化层的侧壁不容易生长，容易从硅衬底向上生长质量较好的半导体结构，降低工艺缺陷。
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公开(公告)号：CN115360230B
公开(公告)日：2024-05-07
申请号：CN202210655638.3
申请日：2022-06-10
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: H01L29/06 , H01L29/51 , H01L21/336 , H01L29/78
Abstract: 本申请提供了LDMOS器件的制作方法和LDMOS器件，该方法包括：提供基底，基底包括硅衬底、绝缘氧化层、半导体材料层、隔离结构以及硅材料结构，硅衬底具有相邻的第一掺杂区域和第二掺杂区域；在两个隔离结构之间的半导体材料层的裸露表面上形成硅材料层；至少在硅材料层的预定表面上形成HK介质层；在两个隔离结构之间的半导体材料层的裸露表面上形成栅极、源极和漏极。该方法使得关闭状态时漂移区中的大部分电通量流向HK介质层，有助于漂移区耗尽，从而可以增加漂移区的掺杂浓度，在开启状态减小器件的导通电阻，进而解决了现有技术为了得到大的击穿电压，延长漂移区导致器件性能变差的问题。
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公开(公告)号：CN116487421A
公开(公告)日：2023-07-25
申请号：CN202310641125.1
申请日：2023-05-31
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L29/45 , H01L29/417 , H01L21/336 , H01L29/786
Abstract: 本申请实施例公开了一种场效应晶体管及其制作方法，该方法中所述源极和所述漏极中至少一个包括层叠的第一电极层、第二电极层和第三电极层，其中，所述第一电极层和所述第三电极层中包括NiSi，所述第二电极层中包括HfO2，从而可以利用第二电极层中的HfO2阻挡第三电极层中的镍原子与有源区中的硅原子相互扩散，进而减缓硅化物在高温下快速团聚形成高阻NiSi2，提高金属电极中包括镍原子时，场效应晶体管的稳定性，即提高NiSi作为场效应晶体管的金属电极时的稳定性，同时利用第二电极层中的HfO2阻挡第三电极层中的镍原子与有源区中的硅原子相互扩散，还可以提高所述第一电极层和有源区之间的接触界面的平滑度。
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公开(公告)号：CN114512396A
公开(公告)日：2022-05-17
申请号：CN202210107875.6
申请日：2022-01-28
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L21/28 , H01L21/8238
Abstract: 本申请公开了一种金属栅极的制备方法及CMOS器件的制备方法，通过将位于PMOS区域伪栅沟槽以外以及PMOS区域伪栅沟槽内至少槽口处的P型金属功函数层去除掉，使得PMOS区域伪栅沟槽至少槽口处的宽度增大，且PMOS区域伪栅沟槽的顶部高度也减小，从而在很大程度上减小PMOS区域伪栅沟槽的深宽比，主要是减小PMOS区域伪栅沟槽槽口处的深宽比，进而在向PMOS区域的伪栅沟槽内填充金属作为金属栅电极层时，不易在PMOS区域的伪栅沟槽的顶部发生突悬而造成空洞，即改善了向PMOS区域伪栅沟槽内填充金属的填充效果，这将大大增加CMOS器件的可靠性，提高CMOS器件的良品率。
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公开(公告)号：CN114361037A
公开(公告)日：2022-04-15
申请号：CN202111648572.7
申请日：2021-12-29
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L21/336 , H01L29/06 , H01L29/78
Abstract: 本申请公开了一种LDMOS器件及其制作方法，所述制作方法包括：提供FDSOI衬底，所述FDSOI衬底包括由下至上依次层叠的硅衬底、埋氧化层和顶层硅；在所述FDSOI衬底上定义有源区和隔离区，并在所述隔离区形成隔离结构；在所述FDSOI衬底上定义漂移区，并在部分所述漂移区形成混合区；在含有所述埋氧化层的所述FDSOI衬底内形成第一阱区，在所述漂移区形成第二阱区；在所述第二阱区形成第一埋层和第二埋层，所述第一埋层位于所述埋氧化层与所述第二埋层之间。应用发明提供的技术方案，可以提高LDMOS的击穿电压，同时降低导通电阻，改善器件的漏电流，提高LDMOS的开关特性与耐击穿性，从而提高LDMOS的器件性能。
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