公开(公告)号：CN102969299B

公开(公告)日：2015-08-19

申请号：CN201210258784.9

申请日：2012-07-24

Applicant: 富士通株式会社

Inventor： 神吉刚司 ,  须田章一 ,  中田义弘

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L23/5389 ,  H01L23/49816 ,  H01L24/19 ,  H01L2224/12105 ,  H01L2924/01029 ,  H01L2924/15787 ,  H01L2924/15788 ,  H01L2924/181 ,  Y10T29/49126 ,  Y10T29/49155 ,  Y10T29/49156 ,  Y10T29/49165 ,  Y10T428/12993 ,  Y10T428/24355 ,  Y10T428/24463 ,  Y10T428/31515 ,  H01L2924/00

Abstract: 提供了一种布线结构及其制造方法以及电子设备及其制造方法。该布线结构包括：形成在衬底之上的绝缘膜；形成在绝缘膜上的多个布线；以及诱导层，所述诱导层被形成在所述多个布线之间的区域中的绝缘膜上，布线的构成原子在诱导层中扩散。

公开(公告)号：CN102738070B

公开(公告)日：2015-03-04

申请号：CN201210104837.1

申请日：2012-04-06

Applicant: 富士通株式会社

Inventor： 神吉刚司 ,  须田章一 ,  佐佐木伸也

IPC: H01L21/768 ,  H01L23/532

CPC classification number: H01L23/5389 ,  H01L21/4846 ,  H01L23/49822 ,  H01L24/19 ,  H01L24/20 ,  H01L24/96 ,  H01L2224/04105 ,  H01L2224/24137 ,  H01L2924/01029 ,  H01L2924/3511 ,  H01L2924/00

Abstract: 本技术方案涉及一种半导体器件的制造方法，包括：在衬底上形成绝缘层；在所述绝缘层中形成凹部；在所述绝缘层上形成掩模图案，所述掩模图案具有暴露所述凹部的第一开口，以及设置在所述第一开口的外部并且不暴露所述凹部的第二开口；通过分别在所述第一开口和所述第二开口中沉积导电材料形成第一导电部件和第二导电部件；以及抛光和去除所述绝缘层上侧上的所述第一导电部件和所述第二导电部件以便留下所述凹部中的所述第一导电部件。本技术方案能够形成具有最佳形状的重布线层。

公开(公告)号：CN102969299A

公开(公告)日：2013-03-13

申请号：CN201210258784.9

申请日：2012-07-24

Applicant: 富士通株式会社

Inventor： 神吉刚司 ,  须田章一 ,  中田义弘

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L23/5389 ,  H01L23/49816 ,  H01L24/19 ,  H01L2224/12105 ,  H01L2924/01029 ,  H01L2924/15787 ,  H01L2924/15788 ,  H01L2924/181 ,  Y10T29/49126 ,  Y10T29/49155 ,  Y10T29/49156 ,  Y10T29/49165 ,  Y10T428/12993 ,  Y10T428/24355 ,  Y10T428/24463 ,  Y10T428/31515 ,  H01L2924/00

Abstract: 提供了一种布线结构及其制造方法以及电子设备及其制造方法。该布线结构包括：形成在衬底之上的绝缘膜；形成在绝缘膜上的多个布线；以及诱导层，所述诱导层被形成在所述多个布线之间的区域中的绝缘膜上，布线的构成原子在诱导层中扩散。

公开(公告)号：CN102738070A

公开(公告)日：2012-10-17

申请号：CN201210104837.1

申请日：2012-04-06

Applicant: 富士通株式会社

Inventor： 神吉刚司 ,  须田章一 ,  佐佐木伸也

IPC: H01L21/768 ,  H01L23/532

CPC classification number: H01L23/5389 ,  H01L21/4846 ,  H01L23/49822 ,  H01L24/19 ,  H01L24/20 ,  H01L24/96 ,  H01L2224/04105 ,  H01L2224/24137 ,  H01L2924/01029 ,  H01L2924/3511 ,  H01L2924/00

Abstract: 本技术方案涉及一种半导体器件的制造方法，包括：在衬底上形成绝缘层；在所述绝缘层中形成凹部；在所述绝缘层上形成掩模图案，所述掩模图案具有暴露所述凹部的第一开口，以及设置在所述第一开口的外部并且不暴露所述凹部的第二开口；通过分别在所述第一开口和所述第二开口中沉积导电材料形成第一导电部件和第二导电部件；以及抛光和去除所述绝缘层上侧上的所述第一导电部件和所述第二导电部件以便留下所述凹部中的所述第一导电部件。本技术方案能够形成具有最佳形状的重布线层。