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公开(公告)号：CN109920789B
公开(公告)日：2024-12-31
申请号：CN201811293060.1
申请日：2018-11-01
Applicant: 富士电机株式会社
IPC: H01L27/04 , H01L21/822
Abstract: 提供一种能够使芯片尺寸缩小、能够减少接合线的根数的电阻元件及其制造方法。具备：半导体衬底；第一绝缘膜，其设置于半导体衬底上；电阻层，其设置于第一绝缘膜上；第二绝缘膜，其设置为覆盖第一绝缘膜和电阻层；第一电极，其设置于第二绝缘膜上，与电阻层电连接；中继布线，其设置于第二绝缘膜上且与第一电极相分离，具有与电阻层电连接的电阻层连接端子以及与半导体衬底欧姆连接的衬底连接端子；以及第二电极，其设置于半导体衬底下，其中，第一电极与第二电极之间为电阻体。
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公开(公告)号：CN111341760B
公开(公告)日：2024-09-27
申请号：CN201911061029.X
申请日：2019-11-01
Applicant: 富士电机株式会社
Inventor： 狩野太一
Abstract: 提供能够提高ESD耐量、提高可靠性的电阻元件。具备：下层绝缘膜；电阻层(3a)，设置于下层绝缘膜上；电阻层用保护元件(3c)，在电阻层(3a)的一方的侧壁面侧与该电阻层并列地设置于下层绝缘膜上，电阻层用保护元件(3c)是通过由n型层形成的n型带与由p型层形成的p型带的交替排列将pn结串联连接而成的；层间绝缘膜，设置为覆盖电阻层(3a)及电阻层用保护元件(3c)；外部连接电极(5a)，设置于层间绝缘膜上，与电阻层(3a)的一方端子及电阻层用保护元件(3c)的一方端子分别电连接；外部连接电极(5b)，设置于层间绝缘膜上，与电阻层(3a)的另一方端子及电阻层用保护元件(3c)的另一方端子分别电连接。
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公开(公告)号：CN109920789A
公开(公告)日：2019-06-21
申请号：CN201811293060.1
申请日：2018-11-01
Applicant: 富士电机株式会社
IPC: H01L27/04 , H01L21/822
Abstract: 提供一种能够使芯片尺寸缩小、能够减少接合线的根数的电阻元件及其制造方法。具备：半导体衬底；第一绝缘膜，其设置于半导体衬底上；电阻层，其设置于第一绝缘膜上；第二绝缘膜，其设置为覆盖第一绝缘膜和电阻层；第一电极，其设置于第二绝缘膜上，与电阻层电连接；中继布线，其设置于第二绝缘膜上且与第一电极相分离，具有与电阻层电连接的电阻层连接端子以及与半导体衬底欧姆连接的衬底连接端子；以及第二电极，其设置于半导体衬底下，其中，第一电极与第二电极之间为电阻体。
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公开(公告)号：CN113661571B
公开(公告)日：2025-03-14
申请号：CN202080026801.9
申请日：2020-08-27
Applicant: 富士电机株式会社
IPC: H01L23/532 , H01L23/522 , H01L21/768 , H01L21/60
Abstract: 提供一种半导体装置，能够防止设置在半导体基板上的防反射膜的分解反应以及布线层的腐蚀等，从而能够提高可靠性。具备布线层(11)、设置在布线层(11)上的氮化钛层(21)、设置在氮化钛层(21)上的氮氧化钛层(22)、设置在氮氧化钛层(22)上的氧化钛层(23)、以及设置在氧化钛层(23)上的表面保护膜(31、32)，设置有贯通氮化钛层(21)、氮氧化钛层(22)、氧化钛层(23)以及表面保护膜(31、32)来使布线层(11)的一部分露出的开口部(11b)，布线层(11)的露出的一部分构成焊盘(11a)。
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公开(公告)号：CN111326490A
公开(公告)日：2020-06-23
申请号：CN201911051901.2
申请日：2019-10-31
Applicant: 富士电机株式会社
Inventor： 狩野太一
IPC: H01L23/488 , H01L21/66 , G01B11/02
Abstract: 提供在组装时容易识别出特性的半导体元件和半导体元件的识别方法。半导体元件具备：第一外部连接电极(5a)，其设置在芯片的上表面侧；第二外部连接电极(5b)，其以与第一外部连接电极分离且与第一外部连接电极并排的方式设置；以及保护膜(7)，其覆盖第一外部连接电极和第二外部连接电极，在该保护膜的一部分具有使第一外部连接电极的上表面的一部分露出的第一开口部(8a)和使第二外部连接电极的上表面的一部分露出的第二开口部(8b)。第一开口部的平面图案与第二开口部的平面图案关于包含第一外部连接电极和第二外部连接电极的区域的中心点呈2次旋转对称、且关于第一外部连接电极与第二外部连接电极之间的中心线不对称。
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Patent Agency Ranking
公开(公告)号：CN103250250B
公开(公告)日：2016-08-10
申请号：CN201180058766.X
申请日：2011-12-01
Applicant: 富士电机株式会社
Inventor： 狩野太一
IPC: H01L27/06 , H01L21/822 , H01L27/04
CPC classification number: H01L29/7302 , H01L24/05 , H01L27/0259 , H01L2224/02166 , H01L2224/04042 , H01L2224/48458 , H01L2224/4847 , H01L2924/1305 , H01L2924/13091 , H01L2924/14 , H01L2924/00
Abstract: 本发明提供一种半导体器件，其通过使ESD保护用元件由npn晶体管（101）构成，减小ESD保护用元件的面积和在电流急剧增加的区域的电压，使ESD耐量提高。此外，通过使焊盘电极（8）夹着层间绝缘膜（15）成为2层结构，能够使上层的焊盘电极（16）的表面平坦化，提高接合引线的接合强度，抑制接合时对底层的硅层造成的损伤，可靠性高。
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公开(公告)号：CN103250250A
公开(公告)日：2013-08-14
申请号：CN201180058766.X
申请日：2011-12-01
Applicant: 富士电机株式会社
Inventor： 狩野太一
IPC: H01L27/06 , H01L21/822 , H01L27/04
CPC classification number: H01L29/7302 , H01L24/05 , H01L27/0259 , H01L2224/02166 , H01L2224/04042 , H01L2224/48458 , H01L2224/4847 , H01L2924/1305 , H01L2924/13091 , H01L2924/14 , H01L2924/00
Abstract: 本发明提供一种半导体器件，其通过使ESD保护用元件由npn晶体管（101）构成，减小ESD保护用元件的面积和在电流急剧增加的区域的电压，使ESD耐量提高。此外，通过使焊盘电极（8）夹着层间绝缘膜（15）成为2层结构，能够使上层的焊盘电极（16）的表面平坦化，提高接合引线的接合强度，抑制接合时对底层的硅层造成的损伤，可靠性高。
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公开(公告)号：CN111326490B
公开(公告)日：2025-01-28
申请号：CN201911051901.2
申请日：2019-10-31
Applicant: 富士电机株式会社
Inventor： 狩野太一
IPC: H01L23/488 , H01L21/66 , G01B11/02
Abstract: 提供在组装时容易识别出特性的半导体元件和半导体元件的识别方法。半导体元件具备：第一外部连接电极(5a)，其设置在芯片的上表面侧；第二外部连接电极(5b)，其以与第一外部连接电极分离且与第一外部连接电极并排的方式设置；以及保护膜(7)，其覆盖第一外部连接电极和第二外部连接电极，在该保护膜的一部分具有使第一外部连接电极的上表面的一部分露出的第一开口部(8a)和使第二外部连接电极的上表面的一部分露出的第二开口部(8b)。第一开口部的平面图案与第二开口部的平面图案关于包含第一外部连接电极和第二外部连接电极的区域的中心点呈2次旋转对称、且关于第一外部连接电极与第二外部连接电极之间的中心线不对称。
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公开(公告)号：CN117096138A
公开(公告)日：2023-11-21
申请号：CN202310334285.1
申请日：2023-03-31
Applicant: 富士电机株式会社
Abstract: 本发明提供一种半导体装置，不变更芯片尺寸就能够调整电阻值，还能够抑制电阻值偏差。半导体装置具备：半导体基板；设置于半导体基板的一个面上的第一绝缘膜；设置于第一绝缘膜上的、由多晶硅构成的第一电阻层；设置于第一电阻层上的第二绝缘膜；以与第一电阻层重叠的方式设置于第二绝缘膜上的、由多晶硅构成的第二电阻层；设置于第二电阻层上的第三绝缘膜；设置于第三绝缘膜的上方且与第二电阻层电连接的第一电极；以及与第一电阻层电连接的第二电极，其中，第一电阻层和第二电阻层分别具有主体部以及杂质浓度比主体部的杂质浓度高的第一接触部，第一接触部彼此相接。
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公开(公告)号：CN105590922B
公开(公告)日：2019-07-19
申请号：CN201510662021.4
申请日：2015-10-14
Applicant: 富士电机株式会社
CPC classification number: H01L29/808 , H01L27/085 , H02M3/33523
Abstract: 半导体装置包括：第一导电型第一主电极区；与第一主电极区接触的第一导电型漂移区；与漂移区接触的第一导电型第二主电极区；第二导电型阱区，设置在漂移区的表层部的一部分，并且基准电位施加到所述第二导电型阱区；以及第一导电性电位提取区，设置在阱区的表层部，并且基准电位施加到第一导电型电位提取区，其中，阱区用作对在电位提取区与漂移区之间流动的电流进行控制的基极区。因此，能够提供一种新型半导体装置，其能够抑制芯片尺寸的增大的同时具有高可靠性。
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