公开(公告)号：CN105981176B

公开(公告)日：2019-03-08

申请号：CN201480057180.5

申请日：2014-09-16

Applicant: 株式会社东芝 ,  独立行政法人产业技术综合研究所 ,  富士电机株式会社

Inventor： 有吉惠子 ,  清水达雄 ,  四户孝 ,  先崎纯寿 ,  原田信介 ,  小岛贵仁

IPC: H01L29/78 ,  H01L21/318 ,  H01L21/336 ,  H01L29/12

Abstract: 根据一个实施方式，半导体装置包括第一半导体区域、第二半导体区域、第三半导体区域、第一电极、第二电极、控制电极和绝缘膜。第一半导体区域是第一导电型的并且包含SiC。第二半导体区域设置在第一半导体区域上并且具有第一表面。第二半导体区域是第二导电型的并且包含SiC。第三半导体区域设置在第二半导体区域上、是第一导电型的并且包含SiC。第一电极电连接到第一半导体区域。第二电极电连接到第三半导体区域。控制电极设置在第二半导体区域上。绝缘膜设置在第二半导体区域与控制电极之间。绝缘膜接触第一表面以及控制电极并且包含氮。氮的浓度分布的峰值的位置远离第一表面至少2nm但小于10nm，峰值的半峰宽为至少10nm但小于20nm。

公开(公告)号：CN113228236A

公开(公告)日：2021-08-06

申请号：CN202080007346.8

申请日：2020-05-26

Applicant: 富士电机株式会社

Inventor： 大瀬直之 ,  小岛贵仁

IPC: H01L21/28 ,  H01L29/06 ,  H01L29/872 ,  H01L21/329 ,  H01L29/868 ,  H01L29/861

Abstract: 使构成JBS结构的p型区域(13)在层间绝缘膜(17)的开口部(17a’)露出，在层间绝缘膜(17)的开口部(17a’)以与p型区域(13)接触的方式形成成为材料膜的金属层叠膜(52)，金属层叠膜(52)是依次层叠铝膜和镍膜而成。并且，通过热处理使铝膜中的铝原子热扩散而在p型区域(13)的表面区域以自对准的方式形成p+型接触区(14)。其后，在除去金属层叠膜(52)后，在形成于层间绝缘膜(17)的接触孔中形成与n‑型漂移区(12)肖特基接合，并与p+型接触区(14)欧姆接合的钛膜(31)。由此，在混合有肖特基结和pn结的JBS结构的碳化硅二极管中，能够维持基于SBD结构的低的正向电压，并且提高浪涌电流耐量。

公开(公告)号：CN109196655A

公开(公告)日：2019-01-11

申请号：CN201780033746.4

申请日：2017-12-18

Applicant: 富士电机株式会社

Inventor： 小岛贵仁

IPC: H01L29/78 ,  H01L21/265 ,  H01L21/336 ,  H01L29/12

Abstract: 碳化硅半导体装置具有设置于n+型碳化硅基板(1)的正面的n+型漂移层(2)，在n+型漂移层(2)的表面层设置有第一p+型区(3)，在n+型碳化硅基板(1)的正面侧，形成有沟槽(16)。第一p+型区(3)由深的第一p+型区(3a)和浅的第一p+型区(3b)构成，所述深的第一p+型区(3a)位于比沟槽(16)的底部更深的位置，所述浅的第一p+型区(3b)位于比沟槽(16)的底部更浅的位置，在深的第一p+型区(3a)中，以预定的比例注入其他元素，所述其他元素是与通过决定第11p+型区(3)的导电型的杂质而排出的元素进行结合的元素。

公开(公告)号：CN105981176A

公开(公告)日：2016-09-28

申请号：CN201480057180.5

申请日：2014-09-16

Applicant: 株式会社东芝 ,  独立行政法人产业技术综合研究所 ,  富士电机株式会社

Inventor： 有吉惠子 ,  清水达雄 ,  四户孝 ,  先崎纯寿 ,  原田信介 ,  小岛贵仁

IPC: H01L29/78 ,  H01L21/318 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/1608 ,  H01L21/0214 ,  H01L21/0223 ,  H01L21/02247 ,  H01L21/02255 ,  H01L21/02326 ,  H01L21/02332 ,  H01L21/02337 ,  H01L21/02529 ,  H01L21/049 ,  H01L29/045 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66068 ,  H01L29/7802 ,  H01L29/7813

Abstract: 根据一个实施方式，半导体装置包括第一半导体区域、第二半导体区域、第三半导体区域、第一电极、第二电极、控制电极和绝缘膜。第一半导体区域是第一导电型的并且包含SiC。第二半导体区域设置在第一半导体区域上并且具有第一表面。第二半导体区域是第二导电型的并且包含SiC。第三半导体区域设置在第二半导体区域上、是第一导电型的并且包含SiC。第一电极电连接到第一半导体区域。第二电极电连接到第三半导体区域。控制电极设置在第二半导体区域上。绝缘膜设置在第二半导体区域与控制电极之间。绝缘膜接触第一表面以及控制电极并且包含氮。氮的浓度分布的峰值的位置远离第一表面至少2nm但小于10nm，峰值的半峰宽为至少10nm但小于20nm。

公开(公告)号：CN113228236B

公开(公告)日：2024-08-09

申请号：CN202080007346.8

申请日：2020-05-26

Applicant: 富士电机株式会社

Inventor： 大瀬直之 ,  小岛贵仁

IPC: H01L21/28 ,  H01L29/06 ,  H01L29/872 ,  H01L21/329 ,  H01L29/868 ,  H01L29/861

Abstract: 使构成JBS结构的p型区域(13)在层间绝缘膜(17)的开口部(17a’)露出，在层间绝缘膜(17)的开口部(17a’)以与p型区域(13)接触的方式形成成为材料膜的金属层叠膜(52)，金属层叠膜(52)是依次层叠铝膜和镍膜而成。并且，通过热处理使铝膜中的铝原子热扩散而在p型区域(13)的表面区域以自对准的方式形成p+型接触区(14)。其后，在除去金属层叠膜(52)后，在形成于层间绝缘膜(17)的接触孔中形成与n‑型漂移区(12)肖特基接合，并与p+型接触区(14)欧姆接合的钛膜(31)。由此，在混合有肖特基结和pn结的JBS结构的碳化硅二极管中，能够维持基于SBD结构的低的正向电压，并且提高浪涌电流耐量。

公开(公告)号：CN113161232A

公开(公告)日：2021-07-23

申请号：CN202011374904.2

申请日：2020-11-30

Applicant: 富士电机株式会社

Inventor： 小岛贵仁 ,  大瀬直之

IPC: H01L21/28 ,  H01L21/04 ,  H01L21/329 ,  H01L29/45 ,  H01L29/872

Abstract: 本发明提供碳化硅半导体装置的制造方法，该碳化硅半导体装置是混合有肖特基结和pn结的JBS结构的碳化硅二极管，该碳化硅半导体装置的制造方法能够维持SBD结构的低的正向电压，且提高浪涌电流耐量。通过低温度和高温度这2次的热处理使金属材料膜(52)和半导体基板(30)反应，在氧化膜(51)自对准地形成镍硅化物膜(33)，该金属材料膜(52)依次层叠有与在氧化膜(51)的开口部(51a、51b)分别露出的p型区(13)和FLR(21)的整个连接区域(20a)部分接触的第一镍膜(58)、铝膜(53)和第二镍膜(54)。