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公开(公告)号：CN119494303A
公开(公告)日：2025-02-21
申请号：CN202311047041.1
申请日：2023-08-20
Applicant: 复旦大学
IPC: G06F30/367 , G06F30/373 , G06F18/2415 , G06N7/01 , G06F111/10 , G06F111/04 , G06F111/08 , G06F119/06
Abstract: 本发明属集成电路计算机辅助设计/电子设计自动化领域，涉及一种并行贝叶斯和高斯模型增强的子空间无导数优化方法，本方法属启发式全局优化算法，适用以针对高维带约束模拟电路优化问题。本方法以用基于多模态和权重期望提升函数进行全空间探索，用区域获取函数对当前区域进行择优开发，用高斯过程模型增强的子空间无导数优化方法进行高效局部开发。本发明方法针对模拟集成电路高维设计参数优化有较强的仿真效率和运行时间效率。
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公开(公告)号：CN110750948B
公开(公告)日：2024-07-26
申请号：CN201810748599.5
申请日：2018-07-06
Applicant: 复旦大学
IPC: G06F30/36 , G06F30/373 , G06F30/20
Abstract: 本发明属集成电路设计中模拟电路设计参数自动优化领域，具体涉及一种基于高斯过程模型(Gaussian Process)，采用并行贝叶斯优化(Batch Bayesian Optimization)算法的电路优化方法，本方法在每次迭代中，首先构建高斯过程模型，然后由高斯过程模型构建多个获取函数，并对这些获取函数进行多目标优化，得到获取函数的帕累托前沿(Pareto front)，并从帕累托前沿上选择多个进行电路仿真的点。该方法能大幅减少优化过程中电路的仿真次数，获得符合性能要求的模拟电路设计参数，同时可以利用并行优化技术加速电路优化。
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公开(公告)号：CN110610009B
公开(公告)日：2022-10-14
申请号：CN201810614800.0
申请日：2018-06-14
Applicant: 复旦大学
IPC: G06F30/398 , G06K9/62
Abstract: 本发明属集成电路技术领域，涉及集成电路可制造性设计中静态随机存储电路良率分析方法，本方法中，首先使用互信息和序列二次规划，对高维SRAM电路的扰动空间进行降维，实现高维SRAM电路最佳平移矢量的快速计算；然后建立低维和高维SRAM电路性能分布的贝叶斯模型；最后，使用低维SRAM电路的先验知识，可极大地加速高维SRAM电路性能分布的拟合，大幅减小高维SRAM电路仿真次数，获得符合精度要求的SRAM失效率。实验结果表明，本发明提出的方法明显优于目前国际上已知的最好方法，可实现6‑7倍加速比。
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公开(公告)号：CN105893645B
公开(公告)日：2020-06-12
申请号：CN201410802288.4
申请日：2014-12-19
Applicant: 复旦大学
IPC: G06F30/398
Abstract: 本发明属于集成电路半导体制造技术领域，涉及一种电子束和多重图案光刻混合工艺中版图图案分解方法，该方法将最小化电子束使用面积和缝合点数目的版图图案分解问题表示成删点K划分问题。所述方法包括步骤：根据输入版图文件和冲突距离B，构建冲突图G；然后随机产生删点K划分初始解，应用已有的删点两划分算法对当前最优解重复迭代优化，直到当前最优解若干次未发生更新；最后从中挑选最优的删点K划分结果作为输出。本发明迭代应用已有的删点两划分算法，并采用随机多起始点策略试图寻找全局最优解，达到电子束和多重图案混合刻蚀工艺中版图图案分解的目的。
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公开(公告)号：CN103544331B
公开(公告)日：2017-06-06
申请号：CN201210246285.8
申请日：2012-07-16
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于半导体可制造性设计领域，针对铜互连哑元金属填充的技术，具体涉及一种基于CMP仿真模型的哑元综合优化方法。本发明方法通过全芯片CMP仿真得到CMP抛光后的芯片表面高度形貌，并得到高度变化剧烈的有效热点区域；在有效热点区域迭代地进行步进式哑元填充和局部区域快速CMP仿真逐步消除热点；最终通过全芯片CMP仿真确定无有效热点为止。与基于规则的哑元综合方法相比，本发明可确保哑元填充后的版图其CMP抛光后的高度偏差在给定的偏差门限内，且哑元填充量较少。实验表明，在相同填充量下，本发明所述的两种哑元填充方法SMDF和FMF得到的高度形貌均方差比密度驱动的哑元填充方法平均小约58％，具有明显的优势。
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Patent Agency Ranking
公开(公告)号：CN101996266B
公开(公告)日：2013-10-16
申请号：CN200910194421.1
申请日：2009-08-21
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属集成电路领域，涉及一种建立集成电路芯片内工艺偏差的空间相关性模型的方法。采用多测试芯片最大似然估计方法，提取空间相关函数的未知参数，建立片内偏差的空间相关性模型。该方法将所有测试芯片的似然函数相乘得到一个联合似然函数，通过对联合似然函数最大化求解获得参数值确定的空间相关函数，可直接用于工艺偏差的电路分析设计。在空间相关函数提取过程中，能处理片内偏差纯随机部分和测量误差的影响，显著提高提取结果的精度。并利用LU分解计算联合似然函数中对称正定矩阵的行列式对数，解决了直接计算时会出现的数值不稳定的问题。
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公开(公告)号：CN114519314B
公开(公告)日：2025-04-29
申请号：CN202011312648.4
申请日：2020-11-20
Applicant: 复旦大学
IPC: G06F30/32
Abstract: 本发明属集成电路计算机辅助设计/电子设计自动化领域，具体涉及集成电路寄生参数提取方向中一种提高边界积分方程和随机混合法求解导体或介质平面边界面电荷密度的精度的方法。本方法以边界上待求点为球心构造一个半球体，与区域边界相交为一个平面圆盘，应用球面Green函数的第二类边界积分方程进行求解，将待求点处的面电荷密度转化为由半球面和平面圆盘构成的封闭曲面上的积分。本发明属一种局部性解法，可高精度计算局部边界上的面电荷密度，无需对互连线和介质边界表面进行离散；并具有随机法天然并行性的优势，易于实现大规模并行计算。
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公开(公告)号：CN118798106A
公开(公告)日：2024-10-18
申请号：CN202210114313.4
申请日：2022-01-30
Applicant: 复旦大学
IPC: G06F30/373 , G06F30/398
Abstract: 本发明属于集成电路可制造性设计技术领域。涉及集成电路可制造性设计中模拟电路成品率优化，具体涉及一种基于冻融贝叶斯优化技术的模拟电路成品率优化方法。本发明包括，提出在模拟电路成品率优化时，采用逐步提升候选最优设计点成品率分析精度的方法，利用冻融高斯过程回归模型对模拟电路成品率建模，预测渐进成品率。本方法中通过求解一个TT工艺角模拟电路性能优化问题，搜索刚好满足性能约束的设计点，并将这些点作为冻融贝叶斯优化热启动的初始点，可进一步提高成品率优化的收敛速度。经实验结果表明，本方法明显优于现有技术方法，能大幅减少模拟电路成品率优化所需仿真次数。
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公开(公告)号：CN107729589B
公开(公告)日：2022-01-18
申请号：CN201610668879.6
申请日：2016-08-14
Applicant: 复旦大学
IPC: G06F30/20
Abstract: 本发明属半导体可制造性设计领域，具体涉及考虑纳米工艺扰动下SRAM失效概率快速计算方法。本方法通过在参数空间内进行多起始点序列二次规划算法，搜索多个失效区域对应的最优偏移向量，构建重要性采样所需的偏移概率分布密度函数，并通过自适应建模技术加速重要性采样。本发明仿真精度高、仿真次数少，能达到快速计算的目的。本发明方法估计SRAM失效概率所需的SPICE仿真次数与参数空间维度大致呈线性关系，在高维参数空间中相较于现有技术具有较大优势。
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公开(公告)号：CN107798150B
公开(公告)日：2021-07-23
申请号：CN201610783579.2
申请日：2016-08-31
Applicant: 复旦大学
IPC: G06F30/392
Abstract: 本发明属集成电路半导体制造技术领域，涉及化学机械抛光工艺哑元填充方法。本发明方法为一种统一的、不进行模型近似的哑元填充方法，应用序列二次规划方法对哑元填充问题进行直接求解，可获得高质量的哑元填充结果。本发明在具体实现中提出了一种在确定哑元位置前估算交叠面积的方法，用于提高优化效率。本方法能够在可以承受的运行时间下，对复杂的哑元填充目标作优化，得到质量较高的哑元填充方案，且能良好地通过并行计算进行加速，应用于解决大规模版图哑元填充问题。
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