公开(公告)号：CN114175211B

公开(公告)日：2025-05-20

申请号：CN202080049131.2

申请日：2020-07-03

Applicant: 国际商业机器公司

Inventor： S·西埃格 ,  D·J·德切尼 ,  E·米勒

IPC: H01L21/02

Abstract: 一种形成半导体结构的方法，包括在衬底之上形成包括牺牲材料和沟道材料的交替层的纳米片叠置体，沟道材料层为一个或多个纳米片场效应晶体管提供纳米片沟道。该方法还包括：在该纳米片叠层之上形成硬掩模叠置体；以及在该硬掩模叠置体之上形成图案化层。该方法进一步包括在该图案化层上方图案化光刻掩模，该光刻掩模限定(i)一个或多个第一区域，该一个或多个第一区域用于在该纳米片叠置体和该衬底中直接印刷具有第一宽度的一个或多个鳍状物；以及(ii)一个或多个第二区域，该一个或多个第二区域用于使用自对准双重图案化来设置在该纳米片叠置体和该衬底中的具有第二宽度的两个或更多个鳍状物之间的间隔。第二宽度小于第一宽度。

公开(公告)号：CN118140302A

公开(公告)日：2024-06-04

申请号：CN202280064991.2

申请日：2022-09-16

Applicant: 国际商业机器公司

Inventor： 谢瑞龙 ,  I·塞莎德里 ,  E·米勒 ,  程慷果

IPC: H01L21/8234 ,  H01L27/088 ,  H01L29/417 ,  H01L29/775 ,  H01L21/768

Abstract: 一种用于减少触点到触点短路的半导体结构和制造方法被披露。该半导体结构包括具有衬垫和电介质芯的栅极切割区域，该电介质芯被限制在该衬垫的第一侧面(136)和该衬垫的第二侧面(138)内。该半导体结构还包括与第一侧面(136)和电介质芯重叠的第一源极/漏极(S/D)触点(150)。第一S/D包括接触衬垫的第二侧面(138)的线端。

公开(公告)号：CN116648791A

公开(公告)日：2023-08-25

申请号：CN202180083407.3

申请日：2021-10-20

Applicant: 国际商业机器公司

Inventor： E·米勒 ,  J·弗劳吉尔 ,  Y·米格诺 ,  A·M·格林

IPC: H01L29/78

Abstract: 用于形成离散的环绕接触结构的共形沉积的金属衬垫位于栅极结构对之间和栅极结构的顶部之下。采用阻挡掩模图案化来保护衬底的有源区上方的晶体管，同时去除有源区之间的金属衬垫的部分。采用倒角技术来选择性地去除有源区内的金属衬垫的其它部分。在沉积和图案化电介质层以及随后的金属化之后，使用共形沉积的金属衬垫在源极/漏极区上形成的金属硅化物衬垫电连接至源极/漏极接触金属。

公开(公告)号：CN114175211A

公开(公告)日：2022-03-11

申请号：CN202080049131.2

申请日：2020-07-03

Applicant: 国际商业机器公司

Inventor： S·西埃格 ,  D·J·德切尼 ,  E·米勒

IPC: H01L21/02

Abstract: 一种形成半导体结构的方法，包括在衬底之上形成包括牺牲材料和沟道材料的交替层的纳米片叠置体，沟道材料层为一个或多个纳米片场效应晶体管提供纳米片沟道。该方法还包括：在该纳米片叠层之上形成硬掩模叠置体；以及在该硬掩模叠置体之上形成图案化层。该方法进一步包括在该图案化层上方图案化光刻掩模，该光刻掩模限定(i)一个或多个第一区域，该一个或多个第一区域用于在该纳米片叠置体和该衬底中直接印刷具有第一宽度的一个或多个鳍状物；以及(ii)一个或多个第二区域，该一个或多个第二区域用于使用自对准双重图案化来设置在该纳米片叠置体和该衬底中的具有第二宽度的两个或更多个鳍状物之间的间隔。第二宽度小于第一宽度。

公开(公告)号：CN110603647A

公开(公告)日：2019-12-20

申请号：CN201880028471.X

申请日：2018-06-25

Applicant: 国际商业机器公司

Inventor： G·卡夫 ,  何虹 ,  P·蒙塔尼尼 ,  E·米勒 ,  S·卡纳卡萨巴帕赛 ,  A·格林

IPC: H01L29/78 ,  H01L21/8238

Abstract: 提供了包括多层栅极隔离的FinFET器件，以及制造FinFET器件的方法，其中在形成栅极隔离时，利用多层栅极隔离来防止或最小化垂直半导体鳍的腐蚀。例如，一种用于制造半导体器件的方法，包括：在FinFET器件的垂直半导体鳍的一部分上形成伪栅极结构；以及在伪栅极结构上形成多层栅极隔离。多层栅极隔离包括第一电介质层和第二电介质层，其中第一电介质层相对于垂直半导体鳍和第二电介质层具有蚀刻选择性。在一个实施例中，第一电介质层包括碳氮氧化硅(SiOCN)，第二电介质层包括碳氮化硼硅(SiBCN)。

公开(公告)号：CN117203753A

公开(公告)日：2023-12-08

申请号：CN202280030160.3

申请日：2022-05-04

Applicant: 国际商业机器公司

Inventor： E·米勒 ,  I·塞沙德里 ,  A·格林 ,  J·福罗吉尔 ,  V·巴斯克

IPC: H01L21/8234

Abstract: 一种设备(102)，包括：衬底、位于该衬底上的第一纳米片器件(D3)、以及位于该衬底上的第二纳米片器件(D4)，其中，该第二纳米片器件与该第一纳米片器件相邻。位于该第一纳米片器件上的至少一个第一栅极(145)，其中该至少一个第一栅极具有第一宽度。位于该第二纳米片器件上的至少一个第二栅极(160)，其中该至少一个第二栅极具有第二宽度，其中该第一宽度和该第二宽度是基本上相同的。位于该第一纳米片器件与该第二纳米片器件之间的扩散断裂(150)，其中该扩散断裂防止该第一纳米片器件接触该第二纳米片器件，其中该扩散断裂具有第三宽度，其中该第三宽度大于该第一宽度和该第二宽度。

公开(公告)号：CN116601755A

公开(公告)日：2023-08-15

申请号：CN202180082374.0

申请日：2021-11-10

Applicant: 国际商业机器公司

Inventor： 谢瑞龙 ,  E·米勒 ,  J·希勒 ,  范淑贞 ,  吴恒

IPC: H01L21/768

Abstract: 一种半导体结构及其制造方法，包括：半导体结构中的第一凹陷区域，第一凹陷区域限定具有第一正锥形轮廓的第一开口，作为第一正锥形轮廓的至少一部分，以第一锥角在朝向半导体结构的顶部源极/漏极区的方向上加宽第一开口；以及第一开口内的顶部源极/漏极接触体，顶部源极/漏极接触体围绕顶部源极/漏极区的表面。该半导体结构还包括保护衬垫，其位于顶部源极/漏极区的底部部分、与顶部源极/漏极区相邻的顶部间隔体和两个连续的顶部源极/漏极区之间的电介质材料之间的界面处，保护衬垫在接触体图案化期间保护顶部源极/漏极区。