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公开(公告)号：CN113540117B
公开(公告)日：2024-10-18
申请号：CN202110478030.3
申请日：2021-04-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 公开了用于3D存储器阵列的布线布置及其形成方法。在实施例中，半导体器件包括：存储器阵列，包括接触第一字线和第二字线的栅极介电层；以及氧化物半导体(OS)层，接触源极线和位线，栅极介电层设置在OS层和第一字线以及第二字线的每个之间；互连结构，位于存储器阵列上方，第二字线和互连结构之间的距离小于第一字线和互连结构之间的距离；以及集成电路管芯，接合至与存储器阵列相对的互连结构，集成电路管芯通过电介质至电介质接合和金属至金属接合而接合至互连结构。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN113517299B
公开(公告)日：2023-07-04
申请号：CN202110039606.6
申请日：2021-01-13
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种形成铁电随机存取存储器(FeRAM)器件的方法，包括：依次在衬底上形成第一层堆叠和第二层堆叠，其中，第一层堆叠和所述第二层堆叠具有相同的层状结构，层状结构包括在第一介电材料层上方的第一导电材料层，其中，第一层堆叠延伸超过第二层堆叠的横向范围；形成延伸穿过该第一层堆叠和第二层堆叠的沟槽；用铁电材料加衬该沟槽的侧壁和底部；在铁电材料的上方的沟槽中共形地形成沟道材料；用第二介电材料填充该沟槽；在第二介电材料中形成第一开口和第二开口；以及用第二导电材料填充第一开口和第二开口。本发明的实施例还涉及铁电随机存取存储器器件。
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公开(公告)号：CN108735604B
公开(公告)日：2021-07-23
申请号：CN201710957976.1
申请日：2017-10-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 一种方法包括在半导体鳍上形成栅极介电层，以及在栅极介电层上方形成栅电极。栅电极在半导体鳍的侧壁和顶面上延伸。在栅电极的侧壁上选择性地沉积栅极间隔件。栅极介电层的暴露部分不含有与用于形成沉积在其上的栅极间隔件相同的材料。该方法还包括使用栅极间隔件作为蚀刻掩模来蚀刻栅极介电层，以暴露半导体鳍的部分，并且基于半导体鳍形成外延半导体区。本发明的实施例还涉及晶体管的形成方法。
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公开(公告)号：CN107039526B
公开(公告)日：2019-12-27
申请号：CN201610908580.3
申请日：2016-10-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 一种半导体器件包括第一FET和第二FET，该第一FET和第二FET分别包括第一沟道区域和第二沟道区域。第一FET和第二FET分别包括第一栅极结构和第二栅极结构。第一栅极结构和第二栅极结构包括在第一沟道区域和第二沟道区域上方形成的第一栅极介电层和第二栅极介电层以及在第一栅极介电层和第二栅极介电层上方形成的第一栅电极层和第二栅电极层。第一栅极结构和第二栅极结构沿着第一方向对准。第一栅极结构和第二栅极结构通过由绝缘材料制成的分离插塞分离。从平面图观察时，分离插塞在垂直于第一方向的第二方向上的宽度小于第一栅极结构在第二方向上的宽度。本发明实施例涉及具有鳍结构的半导体器件及其制造工艺。
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公开(公告)号：CN108735604A
公开(公告)日：2018-11-02
申请号：CN201710957976.1
申请日：2017-10-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/823864 , H01L21/00 , H01L21/823814 , H01L21/823821 , H01L27/0924 , H01L29/0847 , H01L29/4983
Abstract: 一种方法包括在半导体鳍上形成栅极介电层，以及在栅极介电层上方形成栅电极。栅电极在半导体鳍的侧壁和顶面上延伸。在栅电极的侧壁上选择性地沉积栅极间隔件。栅极介电层的暴露部分不含有与用于形成沉积在其上的栅极间隔件相同的材料。该方法还包括使用栅极间隔件作为蚀刻掩模来蚀刻栅极介电层，以暴露半导体鳍的部分，并且基于半导体鳍形成外延半导体区。本发明的实施例还涉及晶体管的形成方法。
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Patent Agency Ranking
公开(公告)号：CN106992154A
公开(公告)日：2017-07-28
申请号：CN201610907124.7
申请日：2016-10-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L29/78 , H01L27/092 , H01L29/161
Abstract: 在半导体器件的制造中，形成第一半导体层和第二半导体层的堆叠件。通过图案化第一半导体层和第二半导体层形成鳍结构。在鳍结构的底部分上形成覆盖层以覆盖鳍结构的底部的侧壁和鳍结构的上部的侧壁的底部分。形成绝缘层，从而使得鳍结构嵌入在绝缘层内。去除上部的部分，从而在绝缘层中形成开口。在开口中的第二半导体层的剩余的层上形成第三半导体层。使绝缘层凹进，从而使得从绝缘层暴露第三半导体层的部分，并且形成栅极结构。本发明的实施例还涉及半导体器件及其制造方法。
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公开(公告)号：CN113594176B
公开(公告)日：2024-12-27
申请号：CN202011441786.2
申请日：2020-12-08
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了一种半导体器件及其制造方法。在实施例中，通过在不同且独立的工艺过程中制造字线的部分来形成存储器阵列，从而允许首先形成的部分在之后的工艺过程中用作结构支撑，否则将对结构造成不期望的损坏。
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公开(公告)号：CN113675213B
公开(公告)日：2024-12-24
申请号：CN202110367074.9
申请日：2021-04-06
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在实施例中，一种器件包括：字线，沿第一方向延伸；数据存储层，位于字线的侧壁上；沟道层，位于数据存储层的侧壁上；背栅隔离件，位于沟道层的侧壁上；以及位线，具有第一主区域和第一延伸区域，第一主区域接触沟道层，第一延伸区域通过背栅隔离件与沟道层分离，位线沿第二方向延伸，第二方向垂直于第一方向。本申请的实施例提供了三维存储器件和方法。
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公开(公告)号：CN113517301B
公开(公告)日：2024-09-20
申请号：CN202110701405.8
申请日：2021-06-24
Applicant: 台湾积体电路制造股份有限公司
Abstract: 存储器阵列器件包括位于半导体衬底上方的晶体管的堆叠件，该堆叠件的第一晶体管设置在该堆叠件的第二晶体管上方。第一晶体管包括沿着第一字线的第一存储器膜以及沿着源极线和位线的第一沟道区域，第一存储器膜设置在第一沟道区域和第一字线之间。第二晶体管包括沿着第二字线的第二存储器膜以及沿着源极线和位线的第二沟道区域，第二存储器膜设置在第二沟道区域和第二字线之间。存储器阵列器件包括电连接至第一字线的第一阶梯通孔和电连接至第二字线的第二阶梯通孔，第二阶梯通孔和第一阶梯通孔具有不同的宽度。本发明的实施例还涉及存储器阵列器件的形成方法。
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公开(公告)号：CN113540115B
公开(公告)日：2023-08-22
申请号：CN202110318852.5
申请日：2021-03-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 形成三维(3D)存储器件的方法包括：在衬底上方形成层堆叠件，该层堆叠件包括第一介电材料与第二介电材料的交替层；形成延伸穿过层堆叠件的沟槽；将第二介电材料替换成导电材料以形成字线(WL)；用铁电材料内衬沟槽的侧壁和底部；用第三介电材料填充沟槽；形成垂直延伸穿过第三介电材料的位线(BL)和源极线(SL)；去除第三介电材料的一部分，以在第三介电材料中的BL和SL之间形成开口；沿开口的侧壁形成沟道材料；并用第四介电材料填充开口。本申请的实施例还涉及三维(3D)存储器件。
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