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公开(公告)号：CN118888553A
公开(公告)日：2024-11-01
申请号：CN202410780434.1
申请日：2024-06-17
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
摘要： 本申请涉及半导体集成电路制造技术领域，具体涉及一种SOI LDMOS与SGT集成器件的制造方法。供SOI衬底；刻蚀SGT区域位置处的半导体薄层和绝缘层露出N+型半导体层；通过掺杂外延工艺在外露的半导体薄层和所述N+型半导体层的上表面外延生长形成N‑型外延层；在LDMOS区域制作形成隔离深沟槽和隔离浅沟槽；制作形成隔离氧化层；在SGT区域刻蚀所述N‑型外延层制作形成栅沟槽和隔离沟槽；在SGT区域制作形成第一多晶硅；在SGT区域制作形成第二多晶；制作形成LDMOS区域的P型体区、N型漂移区和N型阱区，制作形成SGT区域中的P型阱区，所述P型阱区位于所述栅沟槽上部周围的N‑型外延层中；制作形成LDMOS区域和SGT区域的重掺杂区，制作形成LDMOS区域的栅极结构。
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公开(公告)号：CN111129156A
公开(公告)日：2020-05-08
申请号：CN201911373468.4
申请日：2019-12-27
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H01L29/78 , H01L21/336 , H01L21/265
摘要： 本发明涉及NMOS器件的制作方法及以其制作的半导体器件，涉及半导体集成电路制造工艺，在NMOS器件的制作过程中，通过在多晶硅沉积之后，在多晶硅层顶部形成一层锗非晶层，可减小N型轻掺杂源漏注入工艺对多晶硅层的注入深度，因此可提高N型轻掺杂源漏注入工艺的能量到达到有效改善HCI效应的目的的范围内，而有效改善HCI效应，提高NMOS器件的性能，且其仅需要在对NMOS器件的栅极结构图形区域内的多晶硅层进行磷离子注入工艺之后，增加一道Ge注入即可，除此不增加任何步骤，且其与磷离子注入工艺共用一块掩膜版，生产成本增加极少。
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公开(公告)号：CN111128700A
公开(公告)日：2020-05-08
申请号：CN201911307976.2
申请日：2019-12-18
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H01L21/265 , H01L21/336 , H01L29/78
摘要： 本申请公开了一种半导体器件的制备方法和半导体器件，所述方法包括：提供一衬底，该衬底上形成有至少一个浅槽隔离结构；在衬底的输入/输出N型有源区进行P阱离子注入；在衬底上依次生长栅氧化层以及多晶硅层；根据多晶硅层制备得到至少一个栅极；在输入/输出N型有源区进行NLDD离子注入，在衬底的低压P型有源区进行PLDD离子注入，NLDD离子注入的离子包括砷离子和磷离子；在栅极的周侧生长隔离侧壁；分别在N型有源区和P型有源区进行SD离子注入后，进行退火处理。本申请通过在输入/输出N型有源区进行NLDD离子注入时注入的离子为砷离子和磷离子，从而制备得到的半导体器件具有较小的衬底电流，进而提高了半导体器件的HCI可靠性。
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公开(公告)号：CN118919493A
公开(公告)日：2024-11-08
申请号：CN202411002678.3
申请日：2024-07-24
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H01L21/8249 , H01L23/62
摘要： 本申请涉及半导体集成电路制造技术领域，具体涉及一种BCD芯片制造方法和BCD芯片。其中方法包括：提供第一导电类型半导体衬底；向第一导电类型半导体衬底的上表面注入第二导电类型杂质，在第一导电类型半导体衬底上表面的表层中形成第二导电类型埋层；通过掺杂外延生长工艺在第二导电类型埋层上生长形成第一导电类型外延层；制作形成多个深沟槽隔离结构；深沟槽隔离结构之间制作形成BCD器件，制作形成覆盖在BCD器件上的金属互连层；在金属互连层的上表面键合厚硅基板形成厚晶片结构；对第一导电类型半导体衬底的背面进行减薄；在相邻两个深沟槽隔离结构之间的第一导电类型半导体衬底下表层中制作形成EOS防护器件。
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公开(公告)号：CN118538768A
公开(公告)日：2024-08-23
申请号：CN202410635999.0
申请日：2024-05-21
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H01L29/78 , H01L21/336 , H01L29/423 , H01L29/06
摘要： 本发明提供一种低导通电阻的SGT器件，包括N+的衬底，在衬底表面形成有N‑的外延层；由H+离子注入在外延层的底部或外延层的底部以及部分衬底上，形成的间隔分布的离子注入区，利用退火将离子注入区形成的平滑过渡的N型掺杂区，其作为场截止层；在外延层上形成有第一沟槽以及位于第一沟槽侧方处的第二沟槽，第一、二沟槽由外延层的上表面延伸至场截止层的上方；在第一、二沟槽中形成第一电介质层和第一栅极多晶硅层，其中第一电介质层和第一栅极多晶硅层位于第一沟槽的下端、以及位于第二沟槽中；第二电介质层，其形成在第一、二沟槽中的第一栅极多晶硅层上。本发明引入场截止层可以在不影响BV(击穿电压)的情况下，有效降低器件的导通电阻。
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公开(公告)号：CN116093025A
公开(公告)日：2023-05-09
申请号：CN202310012366.X
申请日：2023-01-05
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H01L21/8234 , H01L21/265 , H01L21/8238 , H01L27/088 , H01L21/60 , H03K17/081 , H03K17/687 , H03K17/08
摘要： 本发明提供一种智能功率开关器件及其集成方法，其中集成方法包括：提供一形成有控制电路单元和功率单元的衬底；对功率单元底部的衬底进行减薄；在功率单元底部的衬底背面形成第一金属层；对控制电路单元底部的衬底进行减薄；在控制电路单元底部的衬底背面形成反型层；在反型层的表面形成第二金属层；进行划片以得到多个单独的功率开关器件；将功率开关器件焊接在金属底座上。本申请通过背面离子注入工艺在控制电路单元背面形成反型层，使得控制电路单元可以与功率单元一同焊接在金属底座上，集成制备工艺简单，降低了生产制造成本。进一步的，控制电路单元和功率单元可以独立选择，器件设计自由度高，功能更多，应用更广。
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公开(公告)号：CN114171530A
公开(公告)日：2022-03-11
申请号：CN202111344785.0
申请日：2021-11-15
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H01L27/11521 , H01L27/11517
摘要： 本发明公开了一种浮栅型分栅闪存工艺方法，其工艺方法步骤如下：S1:定义浮栅闪存和外围逻辑区的有源区；S2:去除氮化硅层，依次形成氧化硅层、氮化硅层、牺牲氧化硅层、氮化硅层；S3:沉积形成多晶硅层并进行各项异性刻蚀形成第一侧墙控制栅；S4:沉积并刻蚀形成第二侧墙介质层；S5:刻蚀去除开口内的浮栅多晶硅层；S6:进行热氧化在选择栅极多晶硅层顶端形成保护刻蚀；S7:注入形成轻掺杂漏Halo离子注入层；S8:进行源漏重掺杂注入形成源漏重掺杂离子注入层。本发明中的控制栅是通过各项同性沉积和各项异性刻蚀多晶硅层来形成第一侧墙控制栅多晶硅；本发明可以降低叠层的初始高度；此外，由于第一侧墙控制栅和浮栅是同一材料，浮栅的第一次刻蚀会同时刻蚀掉部分控制栅多晶硅层，进一步降低了Cell的高度；所以本发明增加了该闪存器件与先进工艺的兼容性；在后续工艺中可同时与选择栅在多晶硅顶部形成金属硅化物，降低了控制栅的导通电阻，提高闪存的集成度。
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公开(公告)号：CN118969719A
公开(公告)日：2024-11-15
申请号：CN202411047196.X
申请日：2024-07-31
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H01L21/762 , H01L21/74 , H01L27/088 , H01L21/8234
摘要： 本发明提供一种集成LDMOS与SGT器件的制造方法，提供第一导电类型的衬底，衬底上包括LDMOS器件的形成区以及SGT器件的形成区，在衬底上形成第二导电类型的埋层，之后在衬底上形成第一导电类型的外延层；在外延层上形成第一深沟槽，第一深沟槽的底端延伸至衬底上；于第一深沟槽围成的范围内的外延层上形成第二深沟槽，第二深沟槽的底端延伸至埋层上；在第一、二深沟槽中分别形成第一、二深沟槽隔离结构；在外延层上形成SGT器件的部分结构；在外延层上利用离子注入形成SGT器件的第一阱区；利用离子注入形成LDMOS器件的体区、漂移区以及形成于漂移区上的第二阱区。本发明将SGT器件与LDMOS进行整合，为智能高边开关芯片的制造提供解决方案，提升产品竞争力。
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公开(公告)号：CN118919522A
公开(公告)日：2024-11-08
申请号：CN202410997811.7
申请日：2024-07-24
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H01L23/552
摘要： 本申请提供一种数字隔离器及其制备方法、集成器件，其中在数字隔离器的制备方法中，使用制备逻辑电路区的中间金属层用到的铜金属层充当隔离区的数字隔离器的金属下极板，即，使用铜金属层替代传统铜制程工艺中的TiN层下极板，在制备逻辑电路区的中间金属层的同时，利用形成有隔离区下极板图形的光罩刻蚀铜金属层得到数字隔离器的金属下极板，提高了芯片整体集成度，避免了传统铜制程工艺制备数字隔离器过程中，因制备TiN层下极板额外增加多个步骤导致工艺步骤繁琐以及成本增加的情况，简化了制造工艺，降低了制造成本。
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公开(公告)号：CN106024060B
公开(公告)日：2019-10-11
申请号：CN201610373631.7
申请日：2016-05-31
申请人： 上海华虹宏力半导体制造有限公司
摘要： 本申请公开了一种存储器阵列，包括多个两管存储器单元，多条相互平行的位线，与位线垂直且相互绝缘的多条字线，整个存储阵列上下相邻的两个存储管背靠背共用一个源端或漏端，左右相邻一行存储管共用栅极，存储管的栅极连接存储管字线，选择管的栅极连接选择管字线，整个一片存储阵列共用一个P阱，其特征在于，纵向相同列方向的位线共接，不同列的存储单元的位线分别接出；横向相同行的字线共接，其中存储器字线分别接出，所有奇数行的选择管字线共接，所有偶数行的选择管字线共接；所有源端背靠背共接，然后横向用源线分别接出。本发明的存储器阵列在进行读操作时能降低非选中行的漏电，并且能加快读取速度。
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