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公开(公告)号：CN117539408A
公开(公告)日：2024-02-09
申请号：CN202410030995.X
申请日：2024-01-09
Applicant: 华中科技大学
Abstract: 本发明公开了一种存算一体索引系统及键值对存储系统，属于存储与计算交叉领域，包括：控制器和多个可并行操作的阵列簇；阵列簇包括多个内容可寻址的交叉点阵列；阵列中，每一行用于存储一个键及其有效标志位；控制器用于对存储于阵列中的键值对数据执行索引操作；索引操作包括：插入操作；插入操作包括：对于待插入的键值对数据[ki,vi]，在键ki对应的哈希桶Bi所映射的阵列簇中查找一个未存储有效键的行，若查找成功，则将键ki存储到所分配的行后，将其有效标志位置为有效，并将值vi写入一个阵列行中；否则，返回操作失败。本发明能够在存储器内完成键值对索引操作，提高索引操作的并行性，降低索引操作延时。
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公开(公告)号：CN116610604A
公开(公告)日：2023-08-18
申请号：CN202310463367.6
申请日：2023-04-26
Applicant: 华中科技大学
IPC: G06F13/16 , G06F12/0871 , G11C11/408 , G11C11/4094 , G11C7/10 , G11C11/409 , G11C7/12 , G11C8/08
Abstract: 本发明公开了一种顺从DDR内存访问时序的存内运算系统，属于内存储器与科学计算领域，包括：行级并行度驱动的时序终止机理，利用行非线性充电特性，以减小tRCD和tRP的尾延迟；以及行块交错、行列协同的向量矩阵乘法(vector‑matrix multiplication，VMM)访问机理，在不增加外围列ADC精度开销的情况下，减小tRAS并重叠CL时序参数，减小交叉点RAM内部核心延迟；提出的行访问和列访问协同优化的内存硬件设计能够以内存储器为中心的方式使能顺从DDR内存访问时序的VMM运算，以实现低延迟、高位宽的数据密集型科学计算(计算物理)负载的高效硬件执行。
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公开(公告)号：CN111506458B
公开(公告)日：2023-04-07
申请号：CN202010328660.8
申请日：2020-04-23
Applicant: 华中科技大学
IPC: G06F11/14 , G06F16/11 , G06F16/172 , G06F16/18
Abstract: 本发明公开了一种提升F2FS文件系统事务性能的方法、模块及存储系统，属于文件系统领域，包括：提交事务时，先遍历所写文件F在内存中的脏数据页，后遍历F的脏元数据页；对于所遍历到的脏数据/元数据页，相应在存储器的当前数据/元数据段为其分配一个物理页；在内存中为当前脏数据/元数据页分配一个额外空间，并在其中记录上一次分配的物理页地址，若该脏数据/元数据页为所遍历的第一个页，则记录其自身对应的物理页地址；将脏数据/元数据页与额外空间一起添加到对应的BIO中；脏数据页遍历结束后，提交对应的BIO；脏元数据页遍历结束后，为最后一个脏元数据页添加fsync标识，提交对应的BIO并直接结束操作。本发明能够有效提升F2FS文件系统的事务性能。
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公开(公告)号：CN115562853A
公开(公告)日：2023-01-03
申请号：CN202211130391.X
申请日：2022-09-16
Applicant: 华中科技大学
IPC: G06F9/50
Abstract: 本发明公开了一种面向混合负载的资源动态管理方法及管理系统，属于云计算集群资源管理领域，包括：集群状态预测监控步骤：预测每一个管理周期中延迟敏感型任务的资源需求得不到满足的时间段，作为对应管理周期内的资源预留时间段，并预测在资源预留时间段内延迟敏感型任务的资源需求量；资源预留管理步骤：在资源预留时间段开始之前，按照资源预留时间段内延迟敏感型任务的资源需求量的预测结果预留资源，并在资源预留时间段结束之后，取消预留资源。本发明能够准确预测延迟敏感型负载的资源需求以及集群出现空闲资源不足的时间，以精确地按需为延迟敏感型负载预留资源，降低调度开销，并提高资源利用率。
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公开(公告)号：CN108536616B
公开(公告)日：2021-10-15
申请号：CN201810264393.5
申请日：2018-03-28
Applicant: 华中科技大学
IPC: G06F12/0873 , G06F12/0897
Abstract: 本发明公开了一种提升PCM数据加密写性能和寿命的映射方法，包括：读取PCM内存中数据并通过映射数据恢复方法得到原数据；对原数据和写回数据进行逐字比较，并更新写回数据的修改标识；识别写回数据中的修改字和未修改字，并将修改字映射到数据前部分，将未修改字映射到数据后部分，得到映射后数据；采用LCTR计数器加密映射后数据中的修改字，并采用TCTR计数器加密映射后数据中的未修改字，得到加密后数据；更新循环移动标识，并对加密后数据进行正向循环移动，得到新的写回数据；采用DCW将新的写回数据写入PCM内存中。本发明提升了PCM数据加密的写性能，并降低了写能耗，同时优化了磨损均衡，有效提升了PCM的寿命。
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Patent Agency Ranking
公开(公告)号：CN109799959B
公开(公告)日：2020-07-10
申请号：CN201910058679.2
申请日：2019-01-22
Applicant: 华中科技大学
IPC: G06F3/06
Abstract: 本发明公开了一种提高开放通道固态盘写并行性的方法，包括：创建N个环形缓冲区，分别用于缓存由N个CPU发送的写请求写入的数据；分别在各环形缓冲区的元数据中记录写回通道编号，用于标识将环形缓冲区中的数据写入开放通道固态盘时所选择的通道编号；初始时刻，写回通道编号相同的环形缓冲区数不超过对于每一个环形缓冲区Bi，持续检测其中缓存的数据量Di；在数据量Di大于或等于预设的数据量阈值时获得环形缓冲区Bi的写回通道编号Pi，并通过编号为Pi的通道将环形缓冲区Bi中的全部或部分数据写入开放通道固态盘；其中，N为主机中的CPU总数，M为开放通道固态盘中的通道总数。本发明能够有效提高开放通道固态盘的写并行性。
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公开(公告)号：CN107688506B
公开(公告)日：2019-12-20
申请号：CN201710769471.2
申请日：2017-08-31
Applicant: 华中科技大学
Abstract: 本发明公开了一种流水结构的BCH译码系统，属于计算机存储纠错技术领域。本发明系统包括：并行校正子计算模块，用于根据接受到的数据并行计算校正子；关键方程求解‑并行钱氏搜索模块，用于根据校正子计算出关键方程，并找出关键方程的解；FIFO存储器模块，用于缓存从NAND Flash芯片中读出的数据，并在计算关键方程的解时，逐步输出FIFO存储器模块中的数据；BCH译码控制器模块，用于实现BCH译码两级流水线的并行执行。本发明系统通过复用BCH译码器中不同模块中的硬件资源，采用并行流水结构进行BCH译码，能够有效增加BCH译码的吞吐率和降低硬件开销。
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公开(公告)号：CN109660263A
公开(公告)日：2019-04-19
申请号：CN201811401607.5
申请日：2018-11-22
Applicant: 华中科技大学
Abstract: 本发明公开了一种适用于MLC NAND闪存的LDPC码译码方法，包括：(1)确定待译码数据所属页的类型，若为低页，则转入步骤(2)；否则，转入步骤(3)；(2)对待译码数据进行LDPC码译码，并保存译码结果；译码结束；(3)获得同一单元中译码后的低页数据，根据所获得的低页数据和待译码数据确定存储单元的阈值电压范围；根据所确定的阈值电压范围计算对数似然比；以所计算的对数似然比为译码输入，对待译码数据进行LDPC码译码；译码结束。本发明能够提高译码成功率、减少译码迭代次数，从而达到降低译码延迟、提高闪存读性能的目的。
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公开(公告)号：CN106293521B
公开(公告)日：2019-04-12
申请号：CN201610623356.X
申请日：2016-08-02
Applicant: 华中科技大学
IPC: G06F3/06
Abstract: 本发明公开了一种映射粒度自适应的闪存转换层管理方法，包括：从文件系统接收数据请求，并判断该数据请求的类型是读请求还是写请求，如果是写请求，则根据该写请求的逻辑页号查询闪存存储空间的页映射表，以判断该写请求对应的逻辑页是否不是第一次写，如果是则根据页映射表中该逻辑页号对应的类型判断该逻辑页的类型是部分页面还是完整页面，如果是部分页面则将该部分页面对应的子页状态表中的子页状态设置为失效，判断写请求的大小是否大于闪存页的大小，如果是则从整页空闲队列的队首取出空闲的物理页，将写请求对应的数据写入该物理页中。本发明能够减少大容量闪存页访问造成的读写性能下降和存储空间浪费。
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公开(公告)号：CN108665926A
公开(公告)日：2018-10-16
申请号：CN201810400771.8
申请日：2018-04-28
Applicant: 华中科技大学
IPC: G11C13/00
Abstract: 本发明公开了一种交叉开关结构的阻变存储器写干扰优化方法，属于计算机存储领域。本发明基于两端写驱动的高效ReRAM设计，通过对SET干扰和RESET干扰建模，分析出只有RESET干扰会造成数据翻转错误，以此来减小解决写干扰的开销；通过在ReRAM阵列内部设置待选定干扰参考单元，并实时探测选定干扰参考单元的阻值状态，条件性地触发刷新操作，从而确保所有的半选择单元都不会发生数据翻转错误，提升阵列可靠性；通过构建概率模型来显示制程变化对累积干扰的影响，并且根据概率模型得出的结果，合理地修改刷新触发条件，提前触发刷新，保证即使在制程变化的影响下，所有单元也不会因为写干扰而发生数据翻转错误，从而进一步提升ReRAM阵列的可靠性。
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