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公开(公告)号：CN114297962B
公开(公告)日：2024-09-20
申请号：CN202111491603.2
申请日：2021-12-08
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/33
Abstract: 本发明公开了一种自适应接口FPGA软硬件协同仿真加速系统。该系统包括：上位机和硬件板卡端，上位机包括仿真软件单元和通信单元，硬件板卡端包括主FPGA单元和从FPGA单元，仿真软件单元在运行仿真之前控制被测设计的配置流bit文件加载至从FPGA单元，并向主FPGA单元写入激励数据；通信单元负责仿真激励数据、仿真测试数据及被测设计配置数据的传输通信，根据用户测试需求选择PCIE XDMA或USB GPIF II其中一种通信方式；主FPGA单元接收被测FPGA设计仿真结果，并发送至通信单元；从FPGA单元根据激励数据对被测设计进行仿真测试，得到测试数据。本发明可以提高FPGA设计仿真验证的效率。
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公开(公告)号：CN114818563A
公开(公告)日：2022-07-29
申请号：CN202210472936.9
申请日：2022-04-29
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/3308 , G06F30/327
Abstract: 一种面向Verilog设计的异步事件冲突验证方法及系统，通过包括Verilog语言解析模块、基本器件识别模块、疑似异步事件自动化提取模块、异步事件端口确认模块的验证系统，通过静态分析的方法分析大规模逻辑设计异步事件疑似端口，通过人工分析的方法对输入和输出端口建模，最后通过仿真验证的方法核实问题，最终提升大规模逻辑设计产品的可靠性。
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公开(公告)号：CN114385179A
公开(公告)日：2022-04-22
申请号：CN202111537354.6
申请日：2021-12-15
Applicant: 北京轩宇信息技术有限公司
IPC: G06F8/41 , G06F16/901
Abstract: 本发明公开了一种面向人工智能的基于计算图模型的代码生成方法及装置。所述方法包括：获取计算图和输出节点；从输出节点开始，根据计算图中的有向边进行向前查找，直至找到所有的输入节点；以查找路径上的所有节点为集合，构建计算逻辑树；根据所有节点的节点类型，对所有节点进行预处理；从计算逻辑树中的层数最大的叶节点之一N1进行向上生成，N1和其兄弟节点、父节点生成为新的叶节点；重复执行从计算逻辑树中的层数最大的叶节点之一N1进行向上生成，N1和其兄弟节点、父节点生成为新的叶节点，直至根节点作为父节点。本发明可以解决在星载计算机上存储空间有限，无法容纳相应的依赖库和运行时占用的内存的问题。
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公开(公告)号：CN114297962A
公开(公告)日：2022-04-08
申请号：CN202111491603.2
申请日：2021-12-08
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/33
Abstract: 本发明公开了一种自适应接口FPGA软硬件协同仿真加速系统。该系统包括：上位机和硬件板卡端，上位机包括仿真软件单元和通信单元，硬件板卡端包括主FPGA单元和从FPGA单元，仿真软件单元在运行仿真之前控制被测设计的配置流bit文件加载至从FPGA单元，并向主FPGA单元写入激励数据；通信单元负责仿真激励数据、仿真测试数据及被测设计配置数据的传输通信，根据用户测试需求选择PCIE XDMA或USB GPIF II其中一种通信方式；主FPGA单元接收被测FPGA设计仿真结果，并发送至通信单元；从FPGA单元根据激励数据对被测设计进行仿真测试，得到测试数据。本发明可以提高FPGA设计仿真验证的效率。
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公开(公告)号：CN118276870A
公开(公告)日：2024-07-02
申请号：CN202410296330.3
申请日：2024-03-15
Applicant: 北京轩宇信息技术有限公司
IPC: G06F8/41
Abstract: 一种用于硬件描述语言代码解析的预处理方法，包括：针对RTL源代码解析后的语法树结构，分析各模块例化的特征信息获取树型数据结构A；访问树型数据结构A层次结构对应的RTL文件解析后的语法树结构，输出参数和赋值表达式结果的树型数据结构B；利用树型数据结构A层次结构对应的RTL文件解析后的语法树结构和树型数据结构B，得到全部信号名、端口名和位宽的树型数据结构表；利用树型数据结构A层次结构对应的RTL文件解析后的语法树结构，输出全部带例化层次的特殊信号信息、各信号层次及连接关系列表。本发明的预处理技术可以大大提高规则函数的开发效率及可靠性。
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Patent Agency Ranking
公开(公告)号：CN115828804A
公开(公告)日：2023-03-21
申请号：CN202211177469.3
申请日：2022-09-26
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/327 , G06F30/331
Abstract: 本申请公开了一种修改RTL源代码文件的方法及电子设备，该方法包括：获取待测设计的全部RTL源代码文件以及待测设计顶层RTL源代码的文件名，将每个RTL源代码文件中各模块的例化名与文件名进行关联，并将关联结果保存为树型的数据结构；逐一获取每个RTL源代码文件中各模块所对应的所有信号名，以及每个RTL源代码文件在数据结构所对应的位置信息，根据位置信息在信号名前添加前缀得到完整信号名；从所有完整信号中选择出至少一个待观测信号，逐一对待观测信号列表中每个待观测信号进行检测得到检测结果，并基于检测结果对待观测信号所对应的RTL源代码文件进行修改。本申请解决了现有技术中对待测设计适应性修改工作的效率较低的技术问题。
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公开(公告)号：CN115293084A
公开(公告)日：2022-11-04
申请号：CN202210759348.3
申请日：2022-06-29
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/347 , G06F30/331 , G06F30/327
Abstract: 一种门级网表跨时钟域自动化分析方法及系统，通过包括仿真库自动抽象模块、Verilog程序分析模块、门级网表时钟树和复位树推断模块、跨时钟域特征识别模块、违规显示模块，进行Verilog语言解析、仿真库自动抽象、门级网表时钟树推断、门级网表复位树推断、跨时钟域特征电路识别和违规显示步骤，能够通过静态分析的方法分析可编程逻辑设计门级网表的跨时钟域风险并且对设计缺陷进行精确定位，提高了可编程逻辑设计可靠性。
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公开(公告)号：CN114818563B
公开(公告)日：2025-05-02
申请号：CN202210472936.9
申请日：2022-04-29
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/3308 , G06F30/327
Abstract: 一种面向Verilog设计的异步事件冲突验证方法及系统，通过包括Verilog语言解析模块、基本器件识别模块、疑似异步事件自动化提取模块、异步事件端口确认模块的验证系统，通过静态分析的方法分析大规模逻辑设计异步事件疑似端口，通过人工分析的方法对输入和输出端口建模，最后通过仿真验证的方法核实问题，最终提升大规模逻辑设计产品的可靠性。
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公开(公告)号：CN118093512A
公开(公告)日：2024-05-28
申请号：CN202410215518.0
申请日：2024-02-27
Applicant: 北京轩宇信息技术有限公司
IPC: G06F16/11 , G06F40/166
Abstract: 一种基于修订模式识别软件工程数据条目化变更的系统，所述方法包括：线上文档下载，开启修订模式，设置为无标记的修订模式；线下文档编辑；文档上传，根据修订模式获取线下文档编辑内容；自动识别文档版本间变更内容，变更内容条目化处理；文档变更条目化内容展示。本发明通过隐藏修订模式的特殊显示格式提升用户编辑体验，采用修订模式进行变更内容的识别，实现无察觉采集变更内容，相对于全文比对的方式，大幅提高了变更内容自动识别效率。
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公开(公告)号：CN115185528A
公开(公告)日：2022-10-14
申请号：CN202210658084.2
申请日：2022-06-10
Applicant: 北京轩宇信息技术有限公司
IPC: G06F8/41
Abstract: 本发明涉及硬件描述语言VHDL的跨时钟域分析，使用静态分析的方法识别可编程逻辑设计中的跨时钟域路径。本发明属于硬件描述语言静态分析技术领域。本发明能够对使用VHDL硬件描述语言编写的可编程逻辑设计，进行解析生成抽象语法树，分析并遍历抽象语法树，生成时钟树、推断信号时钟域、并判断跨时钟域路径及识别同步化器类型。
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