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Patent Agency Ranking
公开(公告)号：CN118276870A
公开(公告)日：2024-07-02
申请号：CN202410296330.3
申请日：2024-03-15
Applicant: 北京轩宇信息技术有限公司
IPC: G06F8/41
Abstract: 一种用于硬件描述语言代码解析的预处理方法，包括：针对RTL源代码解析后的语法树结构，分析各模块例化的特征信息获取树型数据结构A；访问树型数据结构A层次结构对应的RTL文件解析后的语法树结构，输出参数和赋值表达式结果的树型数据结构B；利用树型数据结构A层次结构对应的RTL文件解析后的语法树结构和树型数据结构B，得到全部信号名、端口名和位宽的树型数据结构表；利用树型数据结构A层次结构对应的RTL文件解析后的语法树结构，输出全部带例化层次的特殊信号信息、各信号层次及连接关系列表。本发明的预处理技术可以大大提高规则函数的开发效率及可靠性。
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公开(公告)号：CN115828804A
公开(公告)日：2023-03-21
申请号：CN202211177469.3
申请日：2022-09-26
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/327 , G06F30/331
Abstract: 本申请公开了一种修改RTL源代码文件的方法及电子设备，该方法包括：获取待测设计的全部RTL源代码文件以及待测设计顶层RTL源代码的文件名，将每个RTL源代码文件中各模块的例化名与文件名进行关联，并将关联结果保存为树型的数据结构；逐一获取每个RTL源代码文件中各模块所对应的所有信号名，以及每个RTL源代码文件在数据结构所对应的位置信息，根据位置信息在信号名前添加前缀得到完整信号名；从所有完整信号中选择出至少一个待观测信号，逐一对待观测信号列表中每个待观测信号进行检测得到检测结果，并基于检测结果对待观测信号所对应的RTL源代码文件进行修改。本申请解决了现有技术中对待测设计适应性修改工作的效率较低的技术问题。
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公开(公告)号：CN115964969A
公开(公告)日：2023-04-14
申请号：CN202310054127.0
申请日：2023-01-30
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/32 , G06F115/12
Abstract: 本发明公开了一种基于分片的数字逻辑仿真加速架构，包括上位机软件、PCIE通信接口和硬件加速板卡；本发明解决了单块硬件加速板卡上FPGA资源无法满足被测设计逻辑资源的问题，将被测设计分割若干片分别加载至不同的硬件加速板卡上分片进行仿真加速，提高了超大规模被测设计的仿真效率；本发明能够根据用户需求采用资源优先、时钟域优先或模块最小耦合优先三种分割标准对被测设计进行逻辑分割，适应性更强，应用更灵活；本发明通过对各分割工程进行时钟域内和跨时钟域的有效约束以及各分片板卡间的通信逻辑的合理控制，使各分割工程之间数据交互以及各分割工程与上位机的数据交互能够正确且合理，从而确保仿真加速结果正确。
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公开(公告)号：CN116306426A
公开(公告)日：2023-06-23
申请号：CN202211091828.3
申请日：2022-09-07
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/34 , G06F30/331
Abstract: 本申请公开了一种基于事务的数据逻辑仿真系统，该系统包括：上位机和数字逻辑仿真装置；其中，上位机，与数字逻辑仿真装置耦合，用于向数字逻辑仿真装置发送待测设计DUT以及仿真指令；数字逻辑仿真装置，接收并装载待测设计以及接收仿真指令，并基于仿真指令生成仿真激励数据，将仿真激励数据作用于待测设计得到仿真结果，将仿真结果与预设仿真结果进行比对得到比对结果，将比对结果发送给上位机。本申请解决了现有技术中数字逻辑仿真效率较低的技术问题。
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公开(公告)号：CN115185528A
公开(公告)日：2022-10-14
申请号：CN202210658084.2
申请日：2022-06-10
Applicant: 北京轩宇信息技术有限公司
IPC: G06F8/41
Abstract: 本发明涉及硬件描述语言VHDL的跨时钟域分析，使用静态分析的方法识别可编程逻辑设计中的跨时钟域路径。本发明属于硬件描述语言静态分析技术领域。本发明能够对使用VHDL硬件描述语言编写的可编程逻辑设计，进行解析生成抽象语法树，分析并遍历抽象语法树，生成时钟树、推断信号时钟域、并判断跨时钟域路径及识别同步化器类型。
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