-
公开(公告)号：CN109783954A
公开(公告)日：2019-05-21
申请号：CN201910060694.0
申请日：2019-01-23
Applicant: 北京轩宇信息技术有限公司
IPC: G06F17/50
Abstract: 本发明提供了一种IES联合FPGA硬件仿真加速系统，该系统包括IES仿真模块、软硬件通信模块和FPGA硬件加速模块。IES仿真模块，按照预设的仿真时钟频率，循环提取预设时间段内被测FPGA设计的并行激励数据，将其发送到FPGA硬件加速模块；从FPGA硬件加速模块中循环提取被测FPGA设计的测试数据，按照相应的时序转换为被测FPGA设计仿真结果并显示；FPGA硬件加速模块，接收并行激励数据并存储至输入缓冲区中；产生测试激励时钟和被测FPGA设计各时钟域工作时钟，驱动输入缓冲区输出并行激励数据至被测FPGA设计；在并行激励数据的作用下，被测FPGA设计输出测试数据至输出缓冲区中。本发明降低了仿真环境的运行负担，提高了FPGA仿真的速度。
-
公开(公告)号：CN114818563A
公开(公告)日：2022-07-29
申请号：CN202210472936.9
申请日：2022-04-29
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/3308 , G06F30/327
Abstract: 一种面向Verilog设计的异步事件冲突验证方法及系统，通过包括Verilog语言解析模块、基本器件识别模块、疑似异步事件自动化提取模块、异步事件端口确认模块的验证系统，通过静态分析的方法分析大规模逻辑设计异步事件疑似端口，通过人工分析的方法对输入和输出端口建模，最后通过仿真验证的方法核实问题，最终提升大规模逻辑设计产品的可靠性。
-
公开(公告)号：CN118276870A
公开(公告)日：2024-07-02
申请号：CN202410296330.3
申请日：2024-03-15
Applicant: 北京轩宇信息技术有限公司
IPC: G06F8/41
Abstract: 一种用于硬件描述语言代码解析的预处理方法，包括：针对RTL源代码解析后的语法树结构，分析各模块例化的特征信息获取树型数据结构A；访问树型数据结构A层次结构对应的RTL文件解析后的语法树结构，输出参数和赋值表达式结果的树型数据结构B；利用树型数据结构A层次结构对应的RTL文件解析后的语法树结构和树型数据结构B，得到全部信号名、端口名和位宽的树型数据结构表；利用树型数据结构A层次结构对应的RTL文件解析后的语法树结构，输出全部带例化层次的特殊信号信息、各信号层次及连接关系列表。本发明的预处理技术可以大大提高规则函数的开发效率及可靠性。
-
公开(公告)号：CN111967014A
公开(公告)日：2020-11-20
申请号：CN202010687192.3
申请日：2020-07-16
Applicant: 北京轩宇信息技术有限公司
Abstract: 本申请公开了一种防御StarBleed漏洞的方法及装置，该方法包括：对初始密文进行解密得到明文，并根据预设的随机数选择策略确定随机数；根据所述随机数分别对所述明文中的配置指令字、配置指令字参数以及配置指令顺序进行混淆，并根据所述随机数对所述明文中的配置指令进行替换；根据所述随机数对所述明文中的HMAC签名区数据进行混淆，计算并更新混淆后的HMAC签名区数据得到混淆后的明文，将所述混淆后的明文进行加密，得到混淆后的密文。本发明解决了现有技术中对StarBleed漏洞进行攻击防御空白的技术问题。
-
Patent Agency Ranking
公开(公告)号：CN114818563B
公开(公告)日：2025-05-02
申请号：CN202210472936.9
申请日：2022-04-29
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/3308 , G06F30/327
Abstract: 一种面向Verilog设计的异步事件冲突验证方法及系统，通过包括Verilog语言解析模块、基本器件识别模块、疑似异步事件自动化提取模块、异步事件端口确认模块的验证系统，通过静态分析的方法分析大规模逻辑设计异步事件疑似端口，通过人工分析的方法对输入和输出端口建模，最后通过仿真验证的方法核实问题，最终提升大规模逻辑设计产品的可靠性。
-
公开(公告)号：CN109783954B
公开(公告)日：2023-08-29
申请号：CN201910060694.0
申请日：2019-01-23
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/331
Abstract: 本发明提供了一种IES联合FPGA硬件仿真加速系统，该系统包括IES仿真模块、软硬件通信模块和FPGA硬件加速模块。IES仿真模块，按照预设的仿真时钟频率，循环提取预设时间段内被测FPGA设计的并行激励数据，将其发送到FPGA硬件加速模块；从FPGA硬件加速模块中循环提取被测FPGA设计的测试数据，按照相应的时序转换为被测FPGA设计仿真结果并显示；FPGA硬件加速模块，接收并行激励数据并存储至输入缓冲区中；产生测试激励时钟和被测FPGA设计各时钟域工作时钟，驱动输入缓冲区输出并行激励数据至被测FPGA设计；在并行激励数据的作用下，被测FPGA设计输出测试数据至输出缓冲区中。本发明降低了仿真环境的运行负担，提高了FPGA仿真的速度。
-
公开(公告)号：CN111967014B
公开(公告)日：2023-08-11
申请号：CN202010687192.3
申请日：2020-07-16
Applicant: 北京轩宇信息技术有限公司
Abstract: 本申请公开了一种防御StarBleed漏洞的方法及装置，该方法包括：对初始密文进行解密得到明文，并根据预设的随机数选择策略确定随机数；根据所述随机数分别对所述明文中的配置指令字、配置指令字参数以及配置指令顺序进行混淆，并根据所述随机数对所述明文中的配置指令进行替换；根据所述随机数对所述明文中的HMAC签名区数据进行混淆，计算并更新混淆后的HMAC签名区数据得到混淆后的明文，将所述混淆后的明文进行加密，得到混淆后的密文。本发明解决了现有技术中对StarBleed漏洞进行攻击防御空白的技术问题。
-
公开(公告)号：CN115828804A
公开(公告)日：2023-03-21
申请号：CN202211177469.3
申请日：2022-09-26
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/327 , G06F30/331
Abstract: 本申请公开了一种修改RTL源代码文件的方法及电子设备，该方法包括：获取待测设计的全部RTL源代码文件以及待测设计顶层RTL源代码的文件名，将每个RTL源代码文件中各模块的例化名与文件名进行关联，并将关联结果保存为树型的数据结构；逐一获取每个RTL源代码文件中各模块所对应的所有信号名，以及每个RTL源代码文件在数据结构所对应的位置信息，根据位置信息在信号名前添加前缀得到完整信号名；从所有完整信号中选择出至少一个待观测信号，逐一对待观测信号列表中每个待观测信号进行检测得到检测结果，并基于检测结果对待观测信号所对应的RTL源代码文件进行修改。本申请解决了现有技术中对待测设计适应性修改工作的效率较低的技术问题。
-
公开(公告)号：CN115293084A
公开(公告)日：2022-11-04
申请号：CN202210759348.3
申请日：2022-06-29
Applicant: 北京轩宇信息技术有限公司
IPC: G06F30/347 , G06F30/331 , G06F30/327
Abstract: 一种门级网表跨时钟域自动化分析方法及系统，通过包括仿真库自动抽象模块、Verilog程序分析模块、门级网表时钟树和复位树推断模块、跨时钟域特征识别模块、违规显示模块，进行Verilog语言解析、仿真库自动抽象、门级网表时钟树推断、门级网表复位树推断、跨时钟域特征电路识别和违规显示步骤，能够通过静态分析的方法分析可编程逻辑设计门级网表的跨时钟域风险并且对设计缺陷进行精确定位，提高了可编程逻辑设计可靠性。
-
-
-
-
-
-
-
-
Search Results
9
records
(took 0.02 seconds)
