-
公开(公告)号：CN112131831B
公开(公告)日：2021-08-20
申请号：CN202011333827.6
申请日：2020-11-25
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国网上海市电力公司 , 国家电网有限公司
IPC分类号： G06F30/398 , G06F30/392 , G06F30/3315
摘要： 本发明提供一种多电源域版图布局方法及存储介质，属于电子技术领域。所述方法包括：S1）读入多电源域版图设计数据，根据多电源域版图设计数据设置不同电源区域的PG区域；S2）根据物理设计规则依次执行多电源域版图布局的各个布局阶段，其中每完成一个布局阶段，获取该布局阶段的完成信息并对所述完成信息进行错误单元筛查，得到该布局阶段的错误单元统计信息；根据错误单元统计信息进行设计信息修改；S3）在完成所有布局阶段的设计信息修改之后，对修改后的设计信息进行静态时序分析和物理验证，判断是否存在时序和设计规则错误，并在发现错误时执行错误修复，直到所有错误修复完成。解决了当前非UPF下多电源域设计无法保证所有cell都处于设计位置的问题。
-
公开(公告)号：CN110399331A
公开(公告)日：2019-11-01
申请号：CN201910724592.4
申请日：2019-08-07
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司 , 国网上海市电力公司
IPC分类号： G06F15/78
摘要： 本发明公开了一种SOC芯片及SOC芯片中降低时钟信号噪声的方法，SOC芯片中内部具有时钟源，SOC芯片中降低时钟信号噪声的方法包括：确定时钟源的输出端至时钟信号接收单元的时钟信号输入端之间传输的需要单独处理的时钟信号，并将时钟信号的时钟线从时钟路径中分离出来；确定时钟源传递到时钟信号接收单元的时钟信号输入端经过的时钟驱动单元；根据需要单独处理的时钟信号的时钟线相连的时钟源和时钟信号接收单元在芯片布局中的相对布局位置，划分放置时钟驱动单元的单独区域，并将时钟驱动单元放置在单独区域内。借此，本发明的SOC芯片中降低时钟信号噪声的方法，有效减小了芯片电源噪声对时钟信号的干扰。
-
公开(公告)号：CN110263499B
公开(公告)日：2024-03-05
申请号：CN201910670946.1
申请日：2019-07-24
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司 , 国网上海市电力公司
IPC分类号： G06F30/392 , G06K19/077
摘要： 本发明公开了一种射频标签芯片的版图结构，该版图结构包括：第1版图区、第2版图区、第3版图区、第4版图区、第5版图区、第6版图区、第7版图区和第8版图区，其中，第1版图区分别与第2‑8版图区电连接；第2版图区分别与第1和6版图区电连接；第3版图区分别与第1和6版图区电连接；第4版图区分别与第1和6版图区电连接；第5版图区分别与第1和6版图区电连接；第6版图区分别与第1‑5版图区以及第7‑8版图区电连接；第7版图区分别与第1和6版图区电连接；以及第8版图区分别与第1和6版图区电连接，并覆盖在第3和4版图区上。本发明的版图结构能够显著提升射频标签芯片的存储容量、灵敏度和可靠性。
-
公开(公告)号：CN112131831A
公开(公告)日：2020-12-25
申请号：CN202011333827.6
申请日：2020-11-25
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国网上海市电力公司 , 国家电网有限公司
IPC分类号： G06F30/398 , G06F30/392 , G06F30/3315
摘要： 本发明提供一种多电源域版图布局方法及存储介质，属于电子技术领域。所述方法包括：S1）读入多电源域版图设计数据，根据多电源域版图设计数据设置不同电源区域的PG区域；S2）根据物理设计规则依次执行多电源域版图布局的各个布局阶段，其中每完成一个布局阶段，获取该布局阶段的完成信息并对所述完成信息进行错误单元筛查，得到该布局阶段的错误单元统计信息；根据错误单元统计信息进行设计信息修改；S3）在完成所有布局阶段的设计信息修改之后，对修改后的设计信息进行静态时序分析和物理验证，判断是否存在时序和设计规则错误，并在发现错误时执行错误修复，直到所有错误修复完成。解决了当前非UPF下多电源域设计无法保证所有cell都处于设计位置的问题。
-
公开(公告)号：CN110263499A
公开(公告)日：2019-09-20
申请号：CN201910670946.1
申请日：2019-07-24
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司 , 国网上海市电力公司
IPC分类号： G06F17/50 , G06K19/077
摘要： 本发明公开了一种高灵敏度大容量射频标签芯片的版图结构，该版图结构包括：第1版图区、第2版图区、第3版图区、第4版图区、第5版图区、第6版图区、第7版图区和第8版图区，其中，第1版图区分别与第2-8版图区电连接；第2版图区分别与第1和6版图区电连接；第3版图区分别与第1和6版图区电连接；第4版图区分别与第1和6版图区电连接；第5版图区分别与第1和6版图区电连接；第6版图区分别与第1-5版图区以及第7-8版图区电连接；第7版图区分别与第1和6版图区电连接；以及第8版图区分别与第1和6版图区电连接，并覆盖在第3和4版图区上。本发明的版图结构能够显著提升射频标签芯片的存储容量、灵敏度和可靠性。
-
公开(公告)号：CN112668273B
公开(公告)日：2022-07-05
申请号：CN202011299820.7
申请日：2020-11-18
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国网江西省电力有限公司 , 国家电网有限公司
IPC分类号： G06F30/392 , G06F115/02
摘要： 本发明涉及芯片设计技术领域，提供一种芯片IO布局的方法及装置、SOC芯片。所述方法包括：根据输入文件确定芯片的尺寸和用于放置所述芯片的IO引脚的预留位置；从所述输入文件获取所述IO引脚的目录，将所述IO引脚的目录导入脚本程序；通过执行所述脚本程序将所述IO引脚的图形按所述目录中的顺序布局到所述预留位置。本发明通过从输入文件获取芯片的IO引脚的目录将其导入脚本程序，通过执行脚本程序将IO引脚的图形按顺序布局到芯片的预留位置，可快速实现芯片IO的版图布局，无需手动对IO排序摆放，节约时间，提高IO版图布局的效率。
-
公开(公告)号：CN110349951A
公开(公告)日：2019-10-18
申请号：CN201910670602.0
申请日：2019-07-24
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司
IPC分类号： H01L27/02
摘要： 本发明公开了一种消除天线效应的方法，该消除天线效应的方法用于解决特定版图结构所引起的天线效应，所述特定版图结构由MOM电容和MOS管叠加而成，一个所述MOM电容与多个所述MOS管组成一个电容单元，所述MOM电容的正极与所述MOS管的栅极相连，并连接电源；所述MOM电容的负极与所述MOS管的源极以及漏极均相连，并与P型衬底相接触，所述消除天线效应的方法包括：获取天线效应安全范围内的所述电容单元的个数临界值N；将N个所述电容单元组成的阵列中的其中一个MOS管替换为反接的二极管。该消除天线效应的方法能够以最小的面积消耗为代价消除晶体管和金属电容叠加结构的芯片的天线效应。
-
公开(公告)号：CN110110472A
公开(公告)日：2019-08-09
申请号：CN201910410364.X
申请日：2019-05-17
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司
IPC分类号： G06F17/50
摘要： 本发明公开了一种时钟树的功耗优化方法，该时钟树的功耗优化方法用在所述时钟树布局布线完成之后，该功耗优化方法包括：在步骤S1中读入时钟树的功耗报告，寻找节点翻转率超过翻转率阈值且开关功耗超过功耗阈值的互连线；在步骤S2中将找出的所述互连线上的各元器件之间的距离进行缩短；在步骤S3中进行静态时序分析，若存在时序违反则进行时序修复；在步骤S4中进行功耗仿真之后转至步骤S1，直至遍历所有的所述节点翻转率超过所述翻转率阈值且所述开关功耗超过所述功耗阈值的互连线。该时钟树的功耗优化方法能够有效降低实际流片后的芯片所产生的功耗浪费。
-
公开(公告)号：CN110349951B
公开(公告)日：2021-04-23
申请号：CN201910670602.0
申请日：2019-07-24
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司
IPC分类号： H01L27/02
摘要： 本发明公开了一种消除天线效应的方法，该消除天线效应的方法用于解决特定版图结构所引起的天线效应，所述特定版图结构由MOM电容和MOS管叠加而成，一个所述MOM电容与多个所述MOS管组成一个电容单元，所述MOM电容的正极与所述MOS管的栅极相连，并连接电源；所述MOM电容的负极与所述MOS管的源极以及漏极均相连，并与P型衬底相接触，所述消除天线效应的方法包括：获取天线效应安全范围内的所述电容单元的个数临界值N；将N个所述电容单元组成的阵列中的其中一个MOS管替换为反接的二极管。该消除天线效应的方法能够以最小的面积消耗为代价消除晶体管和金属电容叠加结构的芯片的天线效应。
-
公开(公告)号：CN112668273A
公开(公告)日：2021-04-16
申请号：CN202011299820.7
申请日：2020-11-18
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国网江西省电力有限公司 , 国家电网有限公司
IPC分类号： G06F30/392 , G06F115/02
摘要： 本发明涉及芯片设计技术领域，提供一种芯片IO布局的方法及装置、SOC芯片。所述方法包括：根据输入文件确定芯片的尺寸和用于放置所述芯片的IO引脚的预留位置；从所述输入文件获取所述IO引脚的目录，将所述IO引脚的目录导入脚本程序；通过执行所述脚本程序将所述IO引脚的图形按所述目录中的顺序布局到所述预留位置。本发明通过从输入文件获取芯片的IO引脚的目录将其导入脚本程序，通过执行脚本程序将IO引脚的图形按顺序布局到芯片的预留位置，可快速实现芯片IO的版图布局，无需手动对IO排序摆放，节约时间，提高IO版图布局的效率。
-
-
-
-
-
-
-
-
-
搜索结果
35 条记录 (耗时 0.111 秒)
